Clock Analyzer è uno strumento di visualizzazione, analisi e verifica della logica di clock. Utilizzato nell'analisi del clock pre-CTS e nella verifica dell'albero di clock post-CTS, aiuta i progettisti a comprendere la propagazione e la topologia dell'orologio e i merge point per eseguire il debug di problemi relativi all'albero degli orologi, ai gruppi di inclinazione e a qualsiasi conflitto di modalità.
Clock Analyzer genera un diagramma visivo dettagliato dell'architettura di clock, della logica di clock, della topologia dell'orologio e delle forme d'onda, aiutando a comprendere la propagazione dell'orologio attraverso il SOC e la capacità di semplificare il diagramma di clock per una facile leggibilità. I progettisti possono esplorare la logica di clock per determinare le interazioni dell'orologio, le eccezioni dell'albero degli orologi, i gruppi di inclinazione, i conflitti di modalità o altre informazioni simili.
Clock Analyzer aiuta RTL e gli ingegneri di implementazione nella progettazione dell'orologio a ridurre al minimo i tempi di debug nella comprensione della topologia della rete di clock. Gli ingegneri addetti all'implementazione possono definire vincoli temporali CTS per eliminare le iterazioni CTS.
Fornisce funzionalità per verificare l'implementazione del CTS tra i domini di alimentazione, i problemi di bilanciamento, le DRC, le eccezioni dell'albero degli orologi, i conflitti di modalità e la convalida di qualsiasi SDC associato al CTS.
Analizzando i rami della rete di clock, Clock Analyzer è in grado di determinare e ottimizzare il raggruppamento asimmetrico di rami indipendenti della rete di clock per ridurre l'area, la potenza e la congestione della rete di clock.