Analizza gli scenari di partizionamento ottimali del progetto in base all'obiettivo del progettista. Analisi di fattibilità dell'RTL per eliminare precocemente i problemi fisici. Stima il PPA presso RTL e generi una planimetria anticipata. Genera garanzie collaterali per tutti gli strumenti a valle.
Gencellicon Chip Planner è il primo strumento shift-left che consente ai progettisti di acquisire una visione approfondita della fattibilità dell'implementazione fisica del loro progetto nelle primissime fasi senza dipendere dagli strumenti di implementazione tradizionali. I progettisti possono esplorare vari scenari di planimetria in base a metriche identificate, con la possibilità di eseguire analisi ipotetiche, selezionando lo scenario più efficiente per l'implementazione.
Chip Planner è progettato per fornire la capacità di esplorare l'RTL e suggerire varie opzioni di partizionamento in base ai criteri scelti. Le nuove ripartizioni RTL avranno l'SDC corrispondente generato automaticamente.
Chip Planner fornisce una panoramica precoce dell'implementazione fisica del progetto e fornisce un'analisi ipotetica ai progettisti per fare le migliori scelte possibili sulla planimetria selezionando una delle tante planimetrie generate automaticamente.
L'esclusiva verifica della planimetria di Chip Planner consente ai progettisti di convalidare le planimetrie rispetto all'esaustivo set di regole della descrizione effettiva del progetto per verificare eventuali incongruenze tra RTL, planimetria, posizionamento delle porte e routing.