Eventi di sintesi e verifica di alto livello Catapult

Costruisca l'acceleratore di inferenza più efficiente dal punto di vista energetico per dispositivi edge, dove la vittoria vada al team che ottiene l'energia per inferenza più bassa. Dovrà soddisfare rigorosi requisiti di precisione e area per vincere.

Partecipa a questo webinar e all'HLS Summer Hackathon per trasformare le reti neurali Python in acceleratori RTL AI con Catapult AI NN, esplorare i compromessi PPA, integrarsi con RISC-V e indirizzare i progetti edge FPGA o ASIC.

RISC-V: Processori su misura per prestazioni/efficienza. Impara HLS per creare e integrare un coprocessore di inferenza wake-word, confrontando potenza, prestazioni e guadagni di area in questo seminario.

L'intelligenza artificiale Edge richiede efficienza energetica e prestazioni. Equilibrio con hardware personalizzato! Scopri come HLS passa da Python all'hardware su misura. Costruisca un acceleratore di intelligenza artificiale per l'inferenza delle parole chiave e misura i guadagni di potenza/prestazioni HLS.

Scopri come i progettisti elettronici possono utilizzare HLS per implementare acceleratori personalizzati. Adattando l'acceleratore a inferenze specifiche, può superare le GPU/TPU standard, offrendo un consumo energetico ridotto.

Si unisca a noi a Monaco, dove le sessioni tecniche condivise tra pari saranno condivise su una vasta gamma di argomenti in modo da poter esplorare nuovi concetti o approfondire la sua area di competenza principale.

Si unisca a noi al nostro evento in Nord America, un ambiente dedicato allo scambio di idee, informazioni e best practice che Le consentono di assumere la leadership nel suo ruolo e raggiungere il successo con i suoi clienti.

Questo intervento descriverà come utilizzare la sintesi di alto livello (HLS) per sviluppare acceleratori AI personalizzati, mirati alla tecnologia ASIC o FPGA. Scopri come può praticamente implementare l'inferenza AI nei suoi sistemi edge.

I sistemi integrati richiedono più potenza di calcolo di quella che possono fornire i processori. Gli acceleratori hardware offrono una soluzione. Questa sessione esplora HLS, trasformando C++ in RTL per ASICS/FPGA, con esempi reali di ML ed elaborazione delle immagini.

Questo seminario tratterà della sintesi di alto livello e dei suoi vantaggi nella produzione di acceleratori hardware in modo rapido e preciso. Tratteremo la progettazione e la verifica dettagliate dell'algoritmo di Wakeword utilizzando HLS.

Esplora l'architettura e la microarchitettura SoftMax per bilanciare prestazioni, area e risorse per l'inferenza edge. Scopri i flussi di lavoro di progettazione FPGA agili per stare al passo con gli algoritmi in evoluzione.

Questa sessione pratica La introdurrà alla sintesi di alto livello, una tecnologia che converte una funzione C++ in un'implementazione hardware. Creerà un coprocessore RISC-V e lo integrerà in un design Rocket Core.

Scopri la sintesi di alto livello e i suoi vantaggi nella produzione rapida e accurata di acceleratori hardware. Tratteremo la progettazione e la verifica dettagliate dell'algoritmo Wake Word utilizzando HLS.

Si unisca a noi per esplorare le capacità di EDA AI e vedere cosa ci riserva il futuro. Discuteremo della grande visione di avere una piattaforma di intelligenza artificiale EDA centralizzata costruita appositamente.

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Ottieni informazioni preziose sulle sfide e sulle soluzioni legate all'implementazione del machine learning nell'hardware. Comprenda come HLS e hls4ml semplificano lo sviluppo di acceleratori hardware basati su reti neurali e sono fondamentali per il futuro del settore.

User2User è la sua opportunità per imparare, crescere e entrare in contatto con colleghi esperti tecnici che progettano prodotti all'avanguardia utilizzando strumenti Siemens EDA.

Scopri come usare HLS per convertire C++ in RTL per ASIC/FPGA, abilitando acceleratori personalizzati. La sessione illustra le migliori pratiche HLS ed esempi reali di ML ed elaborazione di immagini per sistemi integrati.

Esplora la sintesi di alto livello per una creazione rapida e accurata di acceleratori hardware. Tratteremo la progettazione e la verifica RTL con l'algoritmo Wakeword e mostreremo Catapult AI NN, estendendo HLS a Python per uno sviluppo HW AI più rapido.

Si unisca a noi al DVCon US: partecipa ai nostri brevi workshop, pranzi, articoli e sessioni poster. Vieni a trovarci allo stand 301 per scoprire come Siemens può aiutarla a progettare un futuro più intelligente più velocemente.

Visita Siemens EDA per concentrarsi sulle applicazioni pratiche di linguaggi, strumenti, metodologie e standard per la progettazione e la verifica di sistemi elettronici e circuiti integrati per migliorare i propri flussi.

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Vieni a vedere il keynote di Ankur Gupta: Come l'intelligenza artificiale sta ridefinendo il design dei semiconduttori per l'edge
Martedì 10 settembre alle 11:15

DVCon Taiwan è la principale conferenza per ingegneri di progettazione e verifica, ricercatori e manager dei settori dei semiconduttori e dell'EDA di Taiwan.

Visita Siemens EDA per concentrarsi sulle applicazioni pratiche di linguaggi, strumenti, metodologie e standard per la progettazione e la verifica di sistemi elettronici e circuiti integrati per migliorare i propri flussi.

Questo intervento mostrerà come utilizzare HLS per creare e valutare rapidamente più implementazioni RTL per un acceleratore di intelligenza artificiale a partire da un'unica descrizione algoritmica.

Visiti gli esperti di automazione elettronica della progettazione (EDA) di Siemens al DAC 2024, 23-27 giugno 2024, a San Francisco, California.

La domanda di potenza di calcolo nei sistemi integrati continua a crescere. Spostare le funzioni sugli acceleratori HW è fondamentale. HLS si automatizza convertendo le funzioni C++ in descrizioni HW per ASIC o FPGA, migliorando l'efficienza in IP e ML.

Partecipi al nostro tutorial informativo, al pranzo, ai workshop, ai documenti e alle sessioni con i poster e visiti il nostro stand espositivo per scoprire come Siemens può aiutarla a progettare un futuro più intelligente più velocemente.

Mostreremo come utilizzare HLS per migrare funzioni specifiche dallo stack 5G L1 da SW a HW. HLS può consentire implementazioni pratiche del 5G che altrimenti non sarebbero possibili.

Questo corso pratico vedrà i partecipanti sviluppare un acceleratore di inferenza utilizzando HLS. I partecipanti comprenderanno come creare un acceleratore di inferenza su misura e i vantaggi che può apportare a un sistema integrato.

Scopra visibilità e approfondimenti senza precedenti sul comportamento funzionale complesso del SoC AI dal team Tessent Embedded Analytics di AIHW, oltre a scoprire come sfruttare la potenza dell'architettura RISC-V per progetti basati su ASIC e FPGA.

Catapult e PowerPro hanno avuto parecchie sessioni quest'anno al DAC, con una sessione di NVIDIA e un'altra di Telechips. Usa i link su richiesta qui sotto per dare un'occhiata alle nostre presentazioni allo stand.

Il C.E.A. presenta una metodologia che collega il framework DL open source N2D2 e Catapult HLS per contribuire a ridurre il processo di progettazione degli acceleratori hardware, rendendo possibile tenere il passo con i nuovi algoritmi di intelligenza artificiale.

Telechips ha progettato l'IP master AXI4 che soddisfa le specifiche AXI4 complete utilizzando C++ HLS, fornendo un accesso simile a un software ai blocchi DMA e ottenendo un throughput elevato utilizzando multiple outstanding e burst.

Gestire la complessità dell'implementazione di un encoder HEVC (Kvazaar) su FPGA con Catapult HLS

Il Dr. Panu Sjövall farà luce su come sono stati in grado di implementare il loro codificatore intra HEVC in tempo reale incorporato su HW con Catapult HLS.

Questo webinar introduce una metodologia di quantizzazione semplice e robusta basata sull'analisi dell'intervallo di valori.

La sintesi di alto livello è stato un argomento piuttosto scottante agli U2U in Nord America ed Europa. Dai un'occhiata a tutte le nostre sessioni U2U del 2023.

A livello IP, un ISP è stato creato nel giro di un anno utilizzando Catapult, un'attività che sarebbe stata impossibile utilizzando l'RTL tradizionale. Per ridurre la dipendenza dall'esperienza del designer, abbiamo introdotto uno strumento DSE assistito dall'intelligenza artificiale.

Scopri di più sul webinar «Miglioramenti architettonici per la sicurezza funzionale e a basso consumo degli acceleratori CNN Dataflow che utilizzano HLS».

Scopri come C++ e SystemC/MatchLib HLS non si limitano a convertire SystemC in RTL. Tratteremo la scelta della lingua, l'esplorazione dell'architettura, la stima della potenza e l'ottimizzazione, tutti elementi che contribuiscono a fornire un RTL competitivo in modo rapido ed economico.

Flusso di progettazione che include la co-progettazione HW/SW e HLS che consente agli sviluppatori di migrare le funzioni ad alta intensità di calcolo dal software in esecuzione su un processore integrato a un acceleratore basato su hardware come periferica basata su bus ad accoppiamento lento.

Scopri come utilizzare la sintesi di alto livello per passare da Python a RTL sintetizzabile per implementare un acceleratore di intelligenza artificiale personalizzato più velocemente e facilmente di quanto ritenesse possibile.

Cornell presenta HisParse: acceleratore sulla moltiplicazione a vettori densi a matrice sparsa. Utilizzando sia l'implementazione che la simulazione HLS, i loro acceleratori sparsi offrono un'accelerazione promettente con maggiore larghezza di banda ed efficienza energetica.

FNAL dimostra che un modello di autoencoder NN può essere implementato in un ASIC tollerante alle radiazioni per eseguire la compressione dei dati con perdita di dati. Questo allevia il problema della trasmissione dei dati preservando le informazioni critiche del profilo energetico del rilevatore.

Gli standard 5G aprono il mondo dello sviluppo hardware a chiunque sia in grado di creare i prodotti migliori ed economici. Catapult, Questa e Veloce consentono soluzioni di progettazione e verifica integrate e affidabili per la progettazione di sistemi 5G.

«ASA MicrosistemiASA Microsistema.

In questo webinar, condivideremo questo nuovo modello di progettazione hardware basata sui dati che produce hardware e software notevolmente migliori, strettamente ottimizzati per applicazioni specifiche.

Questo tutorial dimostrerà la trasformazione dell'algoritmo HLS su un algoritmo di esempio da un'implementazione software completa a un'implementazione efficiente e ad alte prestazioni con un mix di elementi hardware e software.

Panoramica di cos'è l'HLS e di come può essere utilizzato per creare acceleratori specifici per applicazioni. Mostrerà come questi acceleratori possono essere integrati in un sistema basato su processori dal punto di vista hardware e software.

HLS rende possibile una vera co-progettazione HW/SW consentendo un partizionamento accurato
esplorazione e scambio di funzionalità tra acceleratore SW e HW per
ottimizzare il traffico degli autobus, l'utilizzo della memoria e il carico del processore.

L'adozione di HLS per la progettazione di chip è determinata dall'aumento della complessità di progettazione e verifica e dalle pressioni sui tempi di commercializzazione. HLS consente ai progettisti di immettere i propri chip sul mercato più rapidamente abbreviando il flusso complessivo di progettazione e verifica.

Questo discorso esplorerà come l'HLS può essere utilizzato per fornire i dati necessari per prendere decisioni critiche di compromesso progettuale e spiegherà come HLS può consentire la verifica del sistema in un flusso MBSE e come HLS può mitigare i rischi della catena di fornitura.

Per capire quale flusso Catapult HLS è più adatto alle nostre esigenze al JPL-NASA, abbiamo implementato il core di elaborazione delle immagini Harris Corner Detector sia in C++ non temporizzato che in SystemC temporizzato. Verranno presentate le lezioni apprese da ogni flusso.

Questo tutorial affronterà la questione della qualità del design da una prospettiva unica.

Questo workshop mostrerà il design di esempio eseguito a diversi livelli di astrazione, esplorando i diversi obiettivi di verifica che possono essere raggiunti in ogni fase del processo di progettazione.

Harvard fa luce sulla loro agile metodologia di co-progettazione e co-verifica algoritmo-hardware powered by High-Level Synthesis, che ha permesso loro di ridurre gli sforzi di progettazione VLSI front-end di ordini di grandezza.

Questa sessione mostrerà come creare diversi tipi di acceleratori utilizzando HLS e come integrarli nei progetti di processori RISC-V. L'algoritmo di inferenza AI e un algoritmo di crittografia verranno utilizzati come esempi.

L'implementazione di un algoritmo nell'hardware richiede una comprensione dell'algoritmo e delle sue dipendenze dai dati. Descriveremo un modo automatico per ottenere queste informazioni da una descrizione in C++ con un percorso automatico verso RTL tramite HLS.

L'implementazione di un algoritmo nell'hardware richiede una comprensione dell'algoritmo e delle sue dipendenze dai dati. Descriveremo un modo automatico per ottenere queste informazioni da una descrizione in C++ con un percorso automatico verso RTL tramite HLS.

Questo webinar dimostra come è possibile ottenere una verifica completa più rapidamente a un livello di astrazione più elevato, ma applicare comunque tecniche di verifica RTL note e affidabili.

La presentazione fornirà una panoramica tecnica di alto livello della piattaforma Catapult HLS che potrà utilizzare nei suoi progetti futuri per accelerare il suo processo di sviluppo.

In questa tavola rotonda, discuteremo alcuni approcci interessanti alla coprogettazione HW/SW e i pro e i contro di tali approcci. Ospitato da Anoop Saha e Russell Klein di Siemens e affiancato da Thierry Tambe dell'Università di Harvard.

Questo discorso si concentrerà sul silicio per l'edge e sulle scelte progettuali che aiutano l'implementazione di potenti algoritmi di apprendimento automatico su hardware di piccole dimensioni a basso costo ed efficiente dal punto di vista energetico.

L'intelligenza artificiale è destinata a diventare onnipresente nei sistemi integrati. Scopri come l'inferenza può essere efficacemente implementata in dispositivi a bassa potenza e con vincoli computazionali senza la necessità di portare con sé una prolunga molto lunga.

Nota introduttiva sulle tecnologie abilitanti, dall'HLS alla coprogettazione hardware e software, che copre il passato, il presente e il futuro del processo di progettazione del silicio, le interruzioni e le ultime tendenze tecnologiche.