Man mano che la progettazione dei semiconduttori diventa più avanzata e la complessità del SoC aumenta, i colli di bottiglia nelle verifiche possono ritardare le pianificazioni e compromettere la qualità del silicio. Verilog-to-LVS (V2LVS) di seconda generazione di Calibre introduce un'architettura modulare e parallela che accelera notevolmente la traduzione delle netlist, riduce l'uso della memoria fino al 92% e offre informazioni di debug avanzate. I nuovi report, la gestione della rete alimentata/di terra e i miglioramenti dell'esperienza utente garantiscono un layout affidabile e scalabile rispetto all'approvazione schematica. Questo documento esplora le innovazioni architetturali e i progressi guidati dall'utente all'interno del nuovo V2LVS, evidenziando i vantaggi reali per i clienti, una maggiore efficienza e una tabella di marcia verso le funzionalità future nella verifica digitale della progettazione.
