Per le tecnologie di imballaggio come il fan-out wafer-level packaging (FOWLP), il processo di progettazione e verifica delle confezioni può essere difficile. Poiché la produzione FOWLP avviene a «livello di wafer», incorpora la generazione di maschere, simile al flusso di produzione del SoC. Devono essere predisposti solidi flussi di progettazione e verifica degli imballaggi in modo che i progettisti possano garantire la producibilità del FOWLP da parte della fonderia o della società OSAT. La piattaforma di circuiti stampati (PCB) Xpedition® Enterprise fornisce una piattaforma di co-progettazione e verifica che utilizza sia ambienti di progettazione di pacchetti che strumenti di verifica fisica SoC per FOWLP. La funzionalità Calibre 3DStack estende la verifica dell'approvazione a livello di calibre per fornire il controllo DRC e LVS di sistemi multidie completi, incluso il confezionamento a livello di wafer, in qualsiasi nodo del processo, senza interrompere gli attuali flussi di utensili o richiedere nuovi formati di dati.

Una verifica accurata dei progetti di imballaggi a livello di wafer (FOWLP) richiede l'integrazione degli ambienti di progettazione dei pacchetti con strumenti di verifica system-on-chip (SoC) per garantire la producibilità e le prestazioni delle confezioni

Il packaging a livello di wafer (WLP) consente un fattore di forma più elevato e prestazioni migliorate rispetto ai progetti di circuiti integrati (IC) system-on-chip (SoC). Sebbene esistano molti stili di progettazione di confezioni a livello di wafer, il confezionamento a livello di wafer (FOWLP) è una tecnologia popolare convalidata con silicio. Tuttavia, affinché i progettisti FOWLP garantiscano rendimenti e prestazioni accettabili, le società di automazione della progettazione elettronica (EDA), l'assemblaggio e il test di semiconduttori in outsourcing (OSAT) e le fonderie devono collaborare per stabilire flussi di progettazione e verifica fisica coerenti, unificati e automatizzati. L'unione degli ambienti di progettazione dei pacchetti con gli strumenti di verifica fisica del SoC garantisce l'esistenza delle piattaforme di co-progettazione e verifica necessarie. Con le funzionalità avanzate di progettazione di circuiti stampati (PCB) della piattaforma Xpedition Enterprise e la funzionalità di verifica estesa basata su GDSII della piattaforma Calibre combinata con l'estensione Calibre 3DStack, i progettisti possono ora applicare la verifica DRC e LVS di Calibre die-level sinoff DRC e LVS a un'ampia varietà di assiemi di stampi impilati 2.5D e 3D, tra cui FOWLP, per garantire producibilità e prestazioni.