Ottimizzazione
Co-ottimizzazione per potenza, prestazioni, area, costi e affidabilità su silicio, package, interposer e PCB

Una soluzione di packaging IC integrata che copre tutto, dalla pianificazione e prototipazione all'approvazione di varie tecnologie di integrazione come FCBGA, FOWLP, 2.5/3DIC e altre. Le nostre soluzioni di packaging IC 3D ti aiutano a superare i limiti del ridimensionamento monolitico.
L'industria dei semiconduttori ha fatto passi da gigante nella tecnologia ASIC negli ultimi 40 anni, portando a prestazioni migliori. Ma man mano che la legge di Moore si avvicina ai suoi limiti, scalare i dispositivi sta diventando sempre più difficile. La riduzione dei dispositivi ora richiede più tempo, costa di più e presenta sfide in termini di tecnologia, progettazione, analisi e produzione. Quindi, entra in 3D IC.
L'IC 3D è un nuovo paradigma di progettazione guidato dai rendimenti decrescenti della scalabilità della tecnologia IC, nota anche come Legge di Moore.
Le alternative includono la suddivisione di un System-on-Chip (SOC) in sottofunzioni o componenti più piccoli noti come «chiplet» o «hard IP» e l'uso di più die per superare le limitazioni imposte dalle dimensioni di un reticolo.
Ottenuto avvicinando i componenti di memoria alle unità di elaborazione, riducendo la distanza e la latenza nell'accesso ai dati. I componenti possono anche essere impilati verticalmente, consentendo distanze fisiche più brevi tra loro.
L'integrazione eterogenea offre diversi vantaggi, tra cui la capacità di combinare diversi nodi di processo e tecnologia, nonché la capacità di sfruttare piattaforme di assemblaggio 2.5D/3D.
Le nostre soluzioni di progettazione IC 3D supportano la pianificazione/analisi architettonica, la pianificazione/verifica della progettazione fisica, l'analisi elettrica e di affidabilità e il supporto di test/diagnostica attraverso la consegna della produzione.

Un sistema completo per la pianificazione eterogenea del sistema, che offre una creazione logica flessibile per una connettività senza interruzioni dalla pianificazione al sistema finale LVS. La funzionalità di pianificazione del pavimento supporta la scalabilità di progetti eterogenei complessi.

Riduci i tempi del ciclo di progettazione e il percorso verso il tapeout con la routabilità del progetto e la chiusura del PPA durante l'ottimizzazione del posizionamento. L'ottimizzazione in gerarchia garantisce una chiusura temporale di massimo livello. Le specifiche di progettazione ottimizzate offrono un PPA migliore, certificato per i nodi avanzati TSMC.

Un'unica piattaforma supporta la progettazione avanzata di substrati SIP, chiplet, interposer in silicio, organici e in vetro, riducendo i tempi di progettazione con una metodologia avanzata di riutilizzo dell'IP. Il controllo della conformità in fase di progettazione per SI/PI e le regole di processo elimina le iterazioni di analisi e approvazione.

Questa soluzione verifica la netlist di assemblaggio dei pacchetti rispetto a una netlist di riferimento «dorata» per garantire la correttezza funzionale. Utilizza un flusso di lavoro automatizzato con verifica formale, che controlla tutte le interconnessioni tra dispositivi a semiconduttore in pochi minuti, garantendo elevata precisione ed efficienza.

Promuovi il layout fisico con analisi interne alla progettazione e intenti elettrici. Combina l'estrazione di silicio/organico per la simulazione SI/PI con modelli tecnologicamente accurati. Migliora la produttività e la qualità elettrica, passando dall'analisi predittiva all'approvazione finale.

Sostieni gli oggetti meccanici nella planimetria del pacchetto, consentendo a qualsiasi componente di essere trattato come meccanico. Le celle meccaniche sono incluse nelle esportazioni delle analisi, con supporto bidirezionale per xPD e NX tramite la libreria che utilizza IDX, garantendo una perfetta integrazione.


Soluzione termica che copre il transistor a livello di sistema e si adatta dalla pianificazione iniziale all'approvazione del sistema, per un'analisi termica dettagliata a livello di stampo con condizioni limite e di pacchetto accurate. Riduci i costi riducendo al minimo la necessità di chip di test e aiuta a identificare i problemi di affidabilità del sistema.
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Libreria specifica per ECAD e gestione dei dati di progettazione. Assicura la sicurezza e la tracciabilità dei dati WIP, con selezione dei componenti, distribuzione delle librerie e riutilizzo dei modelli. Perfetta integrazione PLM per la gestione del ciclo di vita del prodotto, il coordinamento della produzione, la richiesta di nuove parti e la gestione delle risorse.

Gestisci più die/chiplet tramite test a livello di die e stack, supportando standard IEEE come 1838, 1687 e 1149.1. Fornisce l'accesso completo alla validazione dei test die in-package e wafer ed estende il DFT 2D a 2.5D/3D, utilizzando Tessent Streaming Scan Network per una perfetta integrazione.

Elimina il tempo dedicato allo sviluppo e alla manutenzione dei modelli funzionali del bus (BFM) personalizzati o dei componenti di verifica. Avery Verification IP (VIP) consente ai team di System e System-on-Chip (SoC) di ottenere notevoli miglioramenti della produttività delle verifiche.

La piattaforma Solido Intelligent Custom IC, basata su una tecnologia proprietaria abilitata all'intelligenza artificiale, offre soluzioni di verifica dei circuiti all'avanguardia progettate per affrontare le sfide dei circuiti integrati 3D, soddisfare rigorosi requisiti di segnale, alimentazione e integrità termica e accelerare lo sviluppo.

Garantisci l'affidabilità dell'interconnessione e la resilienza ESD con misurazioni complete della resistenza point-to-point (P2P) e della densità di corrente (CD) su die, interposer e package. Tieni conto delle differenze tra i nodi di processo e le metodologie ESD grazie a una solida interconnessione tra i dispositivi di protezione.
Un chiplet è progettato con la consapevolezza che sarà collegato ad altri chiplet all'interno di un pacchetto. La prossimità e una distanza di interconnessione più breve significano un minor consumo di energia, ma anche il coordinamento di un numero maggiore di variabili come l'efficienza energetica, la larghezza di banda, l'area, la latenza e il tono.
Co-ottimizzazione per potenza, prestazioni, area, costi e affidabilità su silicio, package, interposer e PCB
Offri ai progettisti tecnologie accessibili che riducono la dipendenza dagli esperti
Scalabilità per gestire e comunicare dati eterogenei tra team aziendali e mantenere la continuità digitale
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