Elemezze a tervező optimális partíciós forgatókönyveit a tervező célja alapján. Az RTL megvalósíthatósági elemzése a fizikai problémák korai kiküszöbölésére. Becsülje meg a PPA-t az RTL-nél, és készítsen korai alaprajzot. Hozzon létre biztosítékokat az összes downstream eszközhöz.
Gencellicon Chip Planner az első balra tolható eszköz, amely lehetővé teszi a tervezők számára, hogy nagyon korai szakaszban mély betekintést nyerjenek tervezésük fizikai megvalósíthatóságába anélkül, hogy függnének a hagyományos megvalósítási eszközöktől. A tervezők különféle alaprajzi forgatókönyveket fedezhetnek fel azonosított mutatók alapján, képesek elvégezni a mi, ha elemzést végezhetnek, kiválasztva a leghatékonyabb forgatókönyvet a megvalósításhoz.
chip-tervezőt úgy tervezték, hogy lehetővé tegye az RTL feltárását, és a választott kritériumok alapján különféle partíciós lehetőségeket javasoljon. Az új RTL-újrapartíciók automatikusan generálják a megfelelő SDC-t.
Chip Planner korai betekintést nyújt a tervezés fizikai megvalósításába, és mi lenne, ha elemzést nyújt a tervezők számára, hogy a lehető legjobb alaprajzi döntéseket hozzanak a sok automatikusan generált alaprajz egyikének kiválasztása érdekében.
Chip Planner egyedi alaprajz-ellenőrzése lehetővé teszi a tervezők számára, hogy az alaprajzokat validálják a tényleges tervezési leírás kimerítő szabálykészletével, hogy ellenőrizhessék az RTL, az alaprajz, a kikötő elhelyezése és az útvonaltervezés közötti következetlenségeket.