Siemens EDA események és webináriumok

Ismerje meg a Questa 2026.1 részleteit: gyorsabb regressziós teljesítmény, új hibakeresési láthatósági funkciók és lefedettség-lezárási fejlesztések az UVM/Systemverilog környezet növekvő összetettségének kezeléséhez.

Ezen a webináriumon bemutatjuk, hogy az adaptálható kiegészítők miként teszik lehetővé az Xpedition Standard bővítését igény szerint: elrendezés előtti és utáni jelintegritási elemzés (HyperLynx powered by működtetett), merev rugalmas kialakítás és fejlett ECAD-MCAD társtervezés.

Ismerje meg, hogyan azonosítják a modulalapú jelentésekkel ellátott órajel-stratégiák a lépcsőzetes optimalizálási lehetőségeket mélyen a ventilátor-be- és ventilátor-kimeneti útvonalakon, és maximalizálják a mérnöki óránkénti megtakarított wattot, lehetővé téve az alacsony fogyasz

Ismerje meg, hogy a PSS nyelv lehetővé teszi az ellenőrzési szándék meghatározását, és a Questa One segítségével véletlenszerű teszteket készíthet Önnek; és ezek „megvalósíthatók” a különböző platformokon, eszközökön és ellenőrzési szakaszokon keresztül.

Fedezze fel a SoftMAX architektúrát és mikroarchitektúrát, hogy kiegyensúlyozza a teljesítményt, a területet és az erőforrásokat a peremkövetkeztetéshez. Fedezze fel az agilis FPGA tervezési munkafolyamatokat, hogy lépést tartson a fejlődő algoritmusokkal.

Fedezze fel, hogy a Questa One Sim hogyan gyorsítja fel a szimulációt a ParallelSIM technológiával, a beépített PSS-vel, a VHDL-kényszermegoldással, az automatizált kódlefedettség kizárásával és még sok mással az RTL, kapu szintű szimulációkhoz és lefedettséghez.

Ez a webinárium bemutatja az UaLink protokollt, amelynek architektúrájára és kulcsfontosságú funkcióira összpontosít, amelyek lehetővé teszik a méretezhető AI rendszereket; majd merüljön el a Siemens Avery UaLink Verification IP alapvető képességeire.

Ez a webinárium bemutatja az UaLink protokollt, amelynek architektúrájára és kulcsfontosságú funkcióira összpontosít, amelyek lehetővé teszik a méretezhető AI rendszereket; majd merüljön el a Siemens Avery UaLink Verification IP alapvető képességeire.

Fedezze fel a magas szintű szintézist és annak előnyeit a hardveres gyorsítók gyors és pontos gyártásában. Bemutatjuk a Wake Word algoritmus lépésenkénti tervezését és ellenőrzését a HLS segítségével.

A szilárd munkafolyamatok olyan szűk görcsöket hoznak létre, amelyek lassítják a tervezési ciklusokat és veszélyeztetik a minő Ez a webinárium új megközelítést mutat be a szinergikus ellenőrzési környezetekhez a Questa™ Developer/IVE integrált ökoszisztémájának felhasználásával.

Fedezze fel, hogy az Aprisa AI és a Siemens EDA AI rendszer hogyan növeli az RTL-GDS termelékenységet 10-szeresére, a számítógépes idő hatékonyságát 3-szorosára, a PPA 10% -kal növeli az ML & RL, generatív és ügynök mesterséges intelligenciával a gyorsított tanulást és az EDA munkafolyamat-automatizálást.

Ez a webinárium bemutatja, hogy a Questa One Property Assist hogyan alakítja a felhasználói utasításokat optimalizált LLM utasításokká, lekéri az LLM által biztosított megoldásokat, és bemutatja a felhasználó számára a legjobban generált SVA tulajdonságokat.

Ez a webinárium bemutatja a Questa One Sim CX CX-et, egy innovatív lefedettségvezérelt szimulációs megoldást, amely forradalmasítja az UVM ellenőrzést azáltal, hogy automatizálja a lefedettség és az inger következtetését, elfogultítja a nem fedett területekre történő generálást.

Ismerje meg, hogy a Questa One DFT hitelesítési megoldás és a Tessent Silicon Lifecycle Solutions kombinációja hogyan nyújt fejlődést a felhasználói élményben és a teljesítményben ezen felmerülő ellenőrzési kihívások kezelése érdekében.

Ismerje meg, hogyan optimalizálja a Questa One Sim FX hibajelisták optimalizálását és tesztrangsorolási képességeit, zökkenőmentes integrációt a meglévő tesztbench környezetekkel, valamint átfogó hibaelemzési képességekkel.

Fedezze fel, hogyan integrálódik a Questa Verification IQ Testplan Author alkalmazási életciklus-kezelő eszközökkel (Siemens Polarion és Jama), hogy együttműködő nyomonkövethetőségi megoldást nyújtson, amely átalakítja az ellenőrzési munkafolyamatot

Ez a foglalkozás az adatvezérelt megközelítésekkel és a mesterséges intelligencia-integrációval rendelkező összekapcsolt platformok átalakító megoldását mutatta be az egymás közötti függőségek, a munkaerő-korlátozások és a hatékonyság, valamint a minőségbiztosítás kihívásainak kezelésére.

Ezen a webináriumon megvizsgáljuk, hogy a funkcionális hibaosztályozás hogyan növeli a hibák lefedettségét. Ismerje meg a funkcionális hibaosztályozás DFT folyamatokba történő integrálásának előnyeit, különös tekintettel a szkennelési tesztekkel nem tesztelhető hibák kezelésére.

Ez a munkamenet az Avery Verification IP-re vonatkozott az Ethernet 1.6T, az Infiniband, az uAlink és az UEC számára; átfogó protokoll-lefedettséget, méretezhetőséget és fejlett hibakeresést biztosít a következő generációs kapcsolat összetett terveinek ellenőrzéséhez.

Ez a webinárium a hardverbiztonsági ellenőrzés kritikus szerepébe mélyül, felvázolva, miért nélkülözhetetlen a modern FPGA-tervek védelméhez az RTL-től az FPGA bitfolyamig. Kiemelt: Bitwise a Red Balloon Security

Ezen a webináriumon feltárjuk a hibakeresési kód erejét és a funkcionális lefedettséget, miközben az RTL-szimuláció még fut, valamint azt, hogy az interaktív lefedettségi elemzés hogyan vezethet lényegesen gyorsabb tervezéshez és tesztpadhoz.

Ez a munkamenet bemutatja, hogyan lehet felgyorsítani a kiváltó okok elemzését és csökkenteni a hibakeresési fordulatot a Questa Verification IQ Regression Navigator segítségével - egy következő generációs, együttműködő böngészőalapú adatvezérelt ellenőrzési megoldás.

Ez a munkamenet az Avery PCIe Gen 7 Verification IP-jének fejlett funkcióival foglalkozik, beleértve a dinamikus tesztpadok létrehozását, a kifinomult forgalomgenerálást, a hibainjektálást és a protokoll megfelelőségi ellenőrzését

Ez a webinárium a SafetyScope használatára összpontosít a biztonsági tervezési ciklus során: építészeti fázis, RTL fázis és szintézis utáni szakasz. Demók: FIT és ISO 26262 mutatók, mi van, ha az ASIL B eléréséhez szükséges elemzés, optimalizált hibajelisták.

A tesztpadok hibakeresése kihívást jelenthet, ezért ez a webinárium bemutatja a folyamat egyszerűsítésének és felgyorsításának képességeit, például az alapvető vonallépést, a dinamikus változók figyelését, a kényszerhibakeresést és az UVM topológia megjelenítését

Ez a webinárium átfogó biztonsági és biztonsági megfelelőségi módszerekkel látja el Önt az FPGA-tervek jelenlegi és felmerülő követelményeinek kielégítésére az FPGA egyenértékűségi ellenőrzés segítségével az RTL-től a Bitstream-ig.

Ez a munkamenet a Siemens EDA Questa Verification IQ Regression Navigator hatékony intelligens regressziós funkcióit vizsgálja meg - egy következő generációs, együttműködő böngészőalapú, AI/ML adatvezérelt hitelesítési megoldás.

Ez a webinárium bemutatja a meglévő FPU C ++ referenciamodell ellenőrzésének korlátait és egy alternatív áramlást, amely formális tulajdonságellenőrzést alkalmaz az FPU tervek hatékony ellenőrzése érdekében; biztosítva azok pontosságát és megbízhatóságát.