ReqTracer

Dans ce webinaire, vous apprendrez à implémenter des assertions simultanées à l'aide de SystemVerilog Assertions (SVA) et à mieux comprendre comment elles peuvent compléter vos méthodologies de vérification existantes.

Harry Foster présente les principaux résultats de l'étude de vérification fonctionnelle du Wilson Research Group de 2022 et propose son interprétation et son analyse des nouvelles tendances actuelles en matière de conception et de vérification des ASIC et des FPGA.

Dans ce webinaire, vous découvrirez comment le framework UVM et Questa Verification IP permettent

création d'un banc de test en une journée afin que l'équipe puisse se concentrer sur la création des tests et la clôture de la couverture.

Dans ce webinaire, nous examinerons les moyens de créer de puissants bancs de test réutilisables en masquant les signaux et en fournissant à vos rédacteurs de tests un proxy qui leur permettra de commencer à rédiger des tests immédiatement.

Dans ce webinaire, vous apprendrez à créer des transactions et des classes de composants testbench faciles à déboguer et à réutiliser. Des règles supplémentaires sont affichées pour le code SystemVerilog afin d'éviter les bogues courants.

Dans ce webinaire, vous apprendrez que SystemVerilog possède de nombreux types de données et de tableaux dynamiques. On vous indiquera lesquels choisir pour les tableaux de bord, les mémoires clairsemées, les tableaux de hachage, les bancs de test et plus encore.

Dans ce webinaire, découvrez comment modéliser des registres matériels jusqu'au niveau des bits, ou créer des types de données complexes contenant un mélange de différents éléments tels que de la logique à 4 états, des entiers à 2 états, des nombres réels et des types énumérés.

Dans ce webinaire, vous apprendrez à créer des classes pour les transactions UVM, également appelées éléments de séquence. On vous indiquera également où ils sont créés et utilisés sur un banc de test, et par quel cours commencer.

Dans ce webinaire, vous apprendrez à créer des classes pour les séquences UVM, contenant une ou plusieurs transactions, comment une classe de test démarre une séquence et comment les transactions circulent vers et depuis la séquence vers le reste du banc de test.

Dans ce webinaire, vous découvrirez les deux problèmes les plus courants lorsque les résultats du solveur de contraintes ne correspondent pas à vos attentes : la manière dont les règles d'évaluation des expressions Verilog s'appliquent et l'effet de la probabilité sur le choix des valeurs de solution.

Dans ce webinaire, vous découvrirez les modifications apportées à l'UVM 1800.2 par rapport à l'UVM 1.2 et à la version 1.1d afin d'être prête à adopter la nouvelle norme. Nous aborderons les principaux ajouts à l'UVM 1800.2 et le contenu du nouveau livre de recettes UVM.