Événements de synthèse et de vérification de haut niveau Catapult

Créez l'accélérateur d'inférence le plus économe en énergie pour les appareils Edge, où la victoire revient à l'équipe qui obtient le plus faible niveau d'énergie par inférence. Vous devrez respecter des exigences strictes en matière de précision et de surface pour gagner.

Participez à ce webinaire et au hackathon d'été HLS pour transformer les réseaux neuronaux Python en accélérateurs RTL AI avec Catapult AI NN, explorer les compromis en matière de PPA, les intégrer à RISC-V et cibler les designs FPGA ou ASIC Edge.

RISC-V : Personnalisez les processeurs en fonction de la performance et de l'efficacité. Apprenez à utiliser le HLS pour créer et intégrer un coprocesseur d'inférence de mots de réveil, afin de comparer la puissance, les performances et les gains de surface dans le cadre de cet atelier.

Edge AI a besoin d'efficacité énergétique et de performances. Équilibrez avec du matériel personnalisé ! Découvrez comment HLS passe de Python au matériel sur mesure. Créez un accélérateur d'IA pour inférer des signaux d'alarme et mesurer les gains de puissance et de performance du HLS.

Découvrez comment les concepteurs électroniques peuvent utiliser le HLS pour déployer des accélérateurs personnalisés. En adaptant l'accélérateur à des inférences spécifiques, il peut surpasser les GPU/TPU standard, tout en réduisant la consommation d'énergie.

Rejoignez-nous à Munich où des sessions techniques animées par des pairs seront partagées sur un large éventail de sujets afin que vous puissiez explorer de nouveaux concepts ou approfondir votre domaine d'expertise principal.

Rejoignez-nous lors de notre événement en Amérique du Nord, qui est un environnement dédié à l'échange d'idées, d'informations et de bonnes pratiques qui vous permettra de jouer un rôle de premier plan et de réussir auprès de vos clients.

Cette conférence expliquera comment utiliser la synthèse de haut niveau (HLS) pour développer des accélérateurs d'IA personnalisés, axés sur la technologie ASIC ou FPGA. Découvrez comment déployer de manière pratique l'inférence basée sur l'IA dans vos systèmes Edge.

Les systèmes embarqués exigent une puissance de calcul supérieure à celle que peuvent fournir les processeurs. Les accélérateurs matériels offrent une solution. Cette session explore le HLS, qui permet de transformer le C++ en RTL pour les ASIC/FPGA, avec des exemples concrets de machine learning et de traitement d'images.

Cet atelier abordera la synthèse de haut niveau et ses avantages en termes de production rapide et précise d'accélérateurs matériels. Nous aborderons la conception et la vérification étape par étape de l'algorithme Wakeword à l'aide du HLS.

Explorez l'architecture et la microarchitecture SoftMax pour trouver un équilibre entre les performances, la surface et les ressources pour l'inférence de périphérie. Découvrez des flux de conception de FPGA agiles pour suivre le rythme de l'évolution des algorithmes.

Cette session pratique vous présentera la synthèse de haut niveau, une technologie qui convertit une fonction C++ en une implémentation matérielle. Vous allez créer un coprocesseur RISC-V et l'intégrer dans un design Rocket Core.

Découvrez la synthèse de haut niveau et ses avantages en termes de production rapide et précise d'accélérateurs matériels. Nous aborderons la conception et la vérification étape par étape de l'algorithme Wake Word à l'aide du HLS.

Rejoignez-nous pour découvrir les capacités d'EDA AI et voir ce que l'avenir nous réserve. Nous discuterons de la vision globale d'une plateforme d'IA EDA centralisée spécialement conçue à cet effet.

Cet atelier abordera la synthèse de haut niveau et ses avantages en termes de production rapide et précise d'accélérateurs matériels. Nous aborderons la conception et la vérification étape par étape de l'algorithme Wakeword à l'aide du HLS.

Obtenez des informations précieuses sur les défis et les solutions liés au déploiement du machine learning sur le matériel. Découvrez comment HLS et hls4ml rationalisent le développement d'accélérateurs matériels basés sur des réseaux neuronaux et jouent un rôle fondamental pour l'avenir du secteur.

User2User est l'occasion pour vous d'apprendre, de vous développer et d'entrer en contact avec d'autres experts techniques qui conçoivent des produits de pointe à l'aide des outils Siemens EDA.

Apprenez à utiliser HLS pour convertir du C++ en RTL pour ASIC/FPGA, en activant des accélérateurs personnalisés. La session couvre les meilleures pratiques HLS et des exemples concrets en matière de machine learning et de traitement d'images pour les systèmes embarqués.

Explorez la synthèse de haut niveau pour créer des accélérateurs matériels rapidement et avec précision. Nous aborderons la conception et la vérification des RTL à l'aide de l'algorithme Wakeword et présenterons Catapult AI NN, qui étend le HLS à Python pour accélérer le développement de matériel d'IA.

Rejoignez-nous à DVCon US : participez à nos courts ateliers, à nos déjeuners, à nos conférences et à nos sessions de posters. Rendez-nous visite sur le stand 301 pour découvrir comment Siemens peut vous aider à créer un avenir plus intelligent plus rapidement.

Rendez-vous avec Siemens EDA pour vous concentrer sur les applications pratiques des langages, des outils, des méthodologies et des normes pour la conception et la vérification de systèmes électroniques et de circuits intégrés afin d'améliorer vos propres flux.

Rendez-vous avec Siemens EDA pour vous concentrer sur les applications pratiques des langages, des outils, des méthodologies et des normes pour la conception et la vérification de systèmes électroniques et de circuits intégrés afin d'améliorer vos propres flux.

Regardez le discours d'Ankur Gupta : Comment l'IA redéfinit la conception de semi-conducteurs pour la périphérie
Mardi 10 septembre à 11 h 15

DVCon Taiwan est la principale conférence destinée aux ingénieurs de conception et de vérification, aux chercheurs et aux responsables des secteurs des semi-conducteurs et de l'EDA à Taïwan.

Rendez-vous avec Siemens EDA pour vous concentrer sur les applications pratiques des langages, des outils, des méthodologies et des normes pour la conception et la vérification de systèmes électroniques et de circuits intégrés afin d'améliorer vos propres flux.

Cette conférence montrera comment le HLS peut être utilisé pour créer et évaluer rapidement plusieurs implémentations RTL pour un accélérateur d'IA à partir d'une seule description algorithmique.

Rendez visite aux experts de Siemens Electronic Design Automation (EDA) au DAC 2024, du 23 au 27 juin 2024, à San Francisco, en Californie.

La demande de puissance de calcul pour les systèmes embarqués ne cesse de croître. Il est crucial de transférer les fonctions vers les accélérateurs matériels. HLS automatise en convertissant les fonctions C++ en descriptions matérielles pour les ASIC ou les FPGA, améliorant ainsi l'efficacité en matière d'IP et de ML.

Participez à notre tutoriel informatif, à notre déjeuner, à nos ateliers, à nos exposés et à nos sessions d'affiches, et visitez notre stand d'exposition pour découvrir comment Siemens peut vous aider à créer un avenir plus intelligent plus rapidement.

Nous allons montrer comment le HLS peut être utilisé pour migrer des fonctions spécifiques de la pile 5G L1 du logiciel vers le matériel. Le HLS peut permettre des déploiements 5G pratiques qui ne seraient peut-être pas possibles autrement.

Ce cours pratique permettra aux participants de développer un accélérateur d'inférence à l'aide du HLS. Les participants comprendront comment créer un accélérateur d'inférence sur mesure et les avantages que cela peut apporter à un système intégré.

Découvrez une visibilité et des informations inégalées sur le comportement fonctionnel complexe des SoC IA grâce à l'équipe Tessent Embedded Analytics de l'AIHW, et découvrez comment exploiter la puissance de l'architecture RISC-V pour les conceptions basées sur les ASIC et les FPGA.

Catapult et PowerPro ont organisé de nombreuses sessions cette année au DAC, notamment une session avec NVIDIA et une autre avec Telechips. Cliquez sur les liens à la demande ci-dessous pour consulter nos présentations sur le stand.

La C.E.A. présente une méthodologie qui fait le lien entre le framework DL open source N2D2 et Catapult HLS afin de réduire le processus de conception des accélérateurs matériels et de suivre le rythme des nouveaux algorithmes d'IA.

Telechips a conçu l'adresse IP principale AXI4 qui répond à toutes les spécifications AXI4 en utilisant le langage C++ HLS. Elle fournit un accès aux blocs DMA similaire à un logiciel, tout en atteignant un débit élevé grâce à plusieurs sorties en attente et en rafale.

Gérer la complexité de l'implémentation d'un encodeur HEVC (Kvazaar) sur un FPGA avec Catapult HLS

Le Dr Panu Sjövall expliquera comment ils ont pu implémenter leur encodeur HEVC en temps réel intégré sur HW avec Catapult HLS.

Ce webinaire présente une méthodologie de quantification simple et robuste basée sur l'analyse des plages de valeurs.

La synthèse de haut niveau était un sujet très brûlant à U2U en Amérique du Nord et en Europe. Consultez toutes nos sessions U2U 2023.

Au niveau IP, un FAI a été créé en un an à l'aide de Catapult, une tâche qui aurait été impossible avec le RTL traditionnel. Pour réduire la dépendance à l'égard de l'expérience des designers, nous avons introduit un outil DSE assisté par IA.

En savoir plus sur le webinaire « Améliorations architecturales en matière de faible consommation et de sécurité fonctionnelle des accélérateurs Dataflow CNN utilisant le HLS ».

Découvrez comment C++ et SystemC/MatchLib HLS ne se limitent pas à convertir SystemC en RTL. Nous aborderons le choix de la langue, l'exploration de l'architecture, l'estimation de la puissance et l'optimisation qui permettent de proposer un RTL compétitif, rapidement et à moindre coût.

Flux de conception, y compris la co-conception matérielle/logicielle et le HLS, qui permettent aux développeurs de migrer des fonctions gourmandes en calcul d'un logiciel fonctionnant sur un processeur intégré vers un accélérateur basé sur le matériel en tant que périphérique basé sur un bus faiblement couplé.

Découvrez comment utiliser la synthèse de haut niveau pour passer de Python à un RTL synthétisable afin de déployer un accélérateur d'IA personnalisé plus rapidement et plus facilement que vous ne le pensiez possible.

Cornell présente HiSparse, un accélérateur de multiplication de vecteurs denses à matrice creuse. Grâce à la mise en œuvre et à la simulation du HLS, leurs accélérateurs clairsemés offrent une accélération prometteuse tout en augmentant la bande passante et l'efficacité énergétique.

La FNAL montre qu'un modèle d'autoencodeur NN peut être implémenté dans un ASIC résistant aux radiations afin d'effectuer une compression des données avec perte. Cela permet d'atténuer le problème de transmission des données tout en préservant les informations critiques du profil énergétique du détecteur.

Les normes 5G ouvrent le monde du développement de matériel à tous ceux qui sont capables de créer les produits les meilleurs et les plus rentables. Catapult, Questa et Veloce proposent des solutions de conception et de vérification intégrées et fiables pour la conception de systèmes 5G.

ASA Microsystems, « », « », « ».

Dans ce webinaire, nous allons partager ce nouveau modèle de conception matérielle basée sur les données qui permet de produire du matériel et des logiciels nettement meilleurs, parfaitement optimisés pour des applications spécifiques.

Ce tutoriel présentera la transformation de l'algorithme HLS à partir d'un exemple d'algorithme, d'une implémentation logicielle complète à une implémentation performante et efficace combinant des éléments matériels et logiciels.

Aperçu de ce qu'est le HLS et de la manière dont il peut être utilisé pour créer des accélérateurs spécifiques à des applications. Cela montrera comment ces accélérateurs peuvent être intégrés dans un système basé sur des processeurs du point de vue matériel et logiciel.

Le HLS permet une véritable co-conception matérielle et logicielle en permettant un partitionnement précis
exploration et échange de fonctionnalités entre l'accélérateur logiciel et matériel pour
optimiser le trafic des bus, l'utilisation de la mémoire et la charge du processeur.

L'adoption du HLS pour la conception de puces est motivée par la complexité croissante de la conception et de la vérification et par les pressions liées aux délais de commercialisation. Le HLS permet aux concepteurs de commercialiser leurs puces plus rapidement en raccourcissant le flux global de conception et de vérification.

Cette conférence explorera comment le HLS peut être utilisé pour fournir les données nécessaires à la prise de décisions critiques en matière de conception et expliquera comment le HLS peut permettre la vérification du système dans un flux MBSE, et comment le HLS peut atténuer les risques liés à la chaîne d'approvisionnement.

Pour déterminer quel flux Catapult HLS répond le mieux à nos besoins au JPL-NASA, nous avons implémenté le cœur de traitement d'image Harris Corner Detector en C++ non chronométré et en SystemC chronométré. Les leçons tirées de chaque flux seront présentées.

Ce tutoriel abordera la question de la qualité du design d'un point de vue unique.

Cet atelier présentera l'exemple de conception exécuté à différents niveaux d'abstraction, en explorant les différents objectifs de vérification qui peuvent être atteints à chaque étape du processus de conception.

Harvard met en lumière sa méthodologie agile de co-conception et de co-vérification algorithme-matériel, powered by High-Level Synthesis, qui leur a permis de réduire considérablement les efforts de conception des VLSI frontaux.

Cette session expliquera comment créer différents types d'accélérateurs à l'aide du HLS et comment les intégrer dans la conception des processeurs RISC-V. Un algorithme d'inférence basé sur l'IA et un algorithme de cryptage seront utilisés comme exemples.

Le déploiement d'un algorithme sur le matériel nécessite de comprendre l'algorithme et ses dépendances en matière de données. Nous allons décrire un moyen automatique d'obtenir ces informations à partir d'une description en C++ avec un chemin automatique vers le RTL via HLS.

Le déploiement d'un algorithme sur le matériel nécessite de comprendre l'algorithme et ses dépendances en matière de données. Nous allons décrire un moyen automatique d'obtenir ces informations à partir d'une description en C++ avec un chemin automatique vers le RTL via HLS.

Ce webinaire montre comment réaliser une vérification complète plus rapidement et à un niveau d'abstraction plus élevé tout en appliquant des techniques de vérification RTL connues et fiables.

La présentation donnera un aperçu technique de haut niveau de la plateforme Catapult HLS que vous pourrez utiliser dans vos futurs projets afin d'accélérer votre processus de développement.

Au cours de cette table ronde, nous discuterons de certaines approches intéressantes de la coconception matérielle et logicielle ainsi que des avantages et des inconvénients de ces approches. Animé par Anoop Saha et Russell Klein de Siemens et rejoints par Thierry Tambe de l'université de Harvard.

Cette conférence portera sur le silicium à la pointe de la technologie et sur les choix de conception qui facilitent le déploiement de puissants algorithmes d'apprentissage automatique sur de petits appareils économes en énergie à faible coût.

L'IA est sur le point de devenir omniprésente dans les systèmes embarqués. Découvrez comment l'inférence peut être déployée efficacement sur des appareils à faible consommation d'énergie et limités en termes de calcul, sans avoir besoin d'une très longue rallonge.

Discours liminaire sur les technologies habilitantes, du HLS à la coconception matérielle et logicielle, en passant par le passé, le présent et le futur du processus de conception du silicium, les bouleversements et les dernières tendances technologiques.