Optimiser
Co-optimisation de la puissance, des performances, de la surface, des coûts et de la fiabilité pour le silicium, le boîtier, l'interposeur et le PCB

Une solution d'emballage de circuits intégrés qui couvre tout, de la planification au prototypage en passant par l'approbation de diverses technologies d'intégration telles que FCBGA, FOWLP, 2.5/3DIC, etc. Nos solutions d'emballage de circuits intégrés 3D vous aident à surmonter les limites de la mise à l'échelle monolithique.
L'industrie des semi-conducteurs a fait de grands progrès en matière de technologie ASIC au cours des 40 dernières années, ce qui a permis d'améliorer les performances. Mais alors que la loi de Moore touche à ses limites, la mise à l'échelle des appareils devient de plus en plus difficile. Le rétrécissement des appareils prend désormais plus de temps, coûte plus cher et présente des défis en termes de technologie, de conception, d'analyse et de fabrication. Ainsi, entre dans 3D IC.
Le circuit intégré 3D est un nouveau paradigme de conception inspiré par les rendements décroissants de la mise à l'échelle de la technologie des circuits intégrés, alias la loi de Moore.
Les alternatives incluent la décomposition d'un système sur puce (SOC) en sous-fonctions ou composants plus petits appelés « puces » ou « IP dure », et l'utilisation de plusieurs matrices pour surmonter les limites imposées par la taille d'un réticule.
Obtenu en rapprochant les composants de la mémoire des unités de traitement, réduisant ainsi la distance et la latence lors de l'accès aux données. Les composants peuvent également être empilés verticalement, ce qui permet de réduire les distances physiques entre eux.
L'intégration hétérogène présente plusieurs avantages, notamment la possibilité de mélanger différents nœuds de processus et de technologies, ainsi que la possibilité de tirer parti de plateformes d'assemblage 2,5D/3D.
Nos solutions de conception de circuits intégrés 3D prennent en charge la planification/analyse architecturale, la planification/vérification de la conception physique, l'analyse électrique et de fiabilité, ainsi que l'assistance aux tests/diagnostics lors du transfert de la fabrication.

Un système complet pour la planification de systèmes hétérogènes, offrant une création logique flexible pour une connectivité fluide, de la planification au LVS final du système. La fonctionnalité de planification des étages permet de dimensionner des conceptions hétérogènes complexes.

Réduisez les temps de cycle de conception et le chemin vers la sortie sur bande grâce à la routabilité de la conception et à la fermeture PPA lors de l'optimisation du placement. L'optimisation intégrée à la hiérarchie garantit une clôture chronométrée de haut niveau. Les spécifications de conception optimisées offrent un meilleur PPA, certifié pour les nœuds avancés TSMC.

Une plate-forme unique prend en charge la conception avancée du SIP, des puces, des interposeurs en silicium, des substrats organiques et des substrats en verre, réduisant ainsi le temps de conception grâce à une méthodologie avancée de réutilisation IP. La vérification de la conformité des règles SI/PI et des processus lors de la conception élimine les itérations d'analyse et d'approbation.

Cette solution vérifie la netlist de l'assemblage du package par rapport à une netlist de référence « dorée » pour garantir son exactitude fonctionnelle. Il utilise un flux de travail automatisé avec vérification formelle, vérifiant toutes les interconnexions entre les dispositifs à semi-conducteurs en quelques minutes, garantissant une précision et une efficacité élevées.

Gérez la configuration physique grâce à une analyse intégrée à la conception et à l'intention électrique. Combinez l'extraction silicium/organique pour la simulation SI/PI avec des modèles technologiquement précis. Améliorez la productivité et la qualité électrique, en passant de l'analyse prédictive à l'approbation finale.

Soutenez les objets mécaniques dans le plan de l'emballage, de manière à ce que chaque composant soit traité comme étant mécanique. Les cellules mécaniques sont incluses dans les exportations d'analyse, avec une prise en charge bidirectionnelle pour xPd et NX via la bibliothèque utilisant IDX, garantissant une intégration fluide.

Vérification complète pour l'approbation du substrat indépendamment de la disposition avec Calibre. Il réduit les itérations de signature en résolvant les erreurs via HyperLynx-Vérification de la conception en RDC, amélioration du rendement, de la fabricabilité et de la réduction des coûts et des rebuts.

Solution thermique couvrant le niveau du transistor au niveau du système et s'adaptant de la planification initiale à l'approbation du système, pour une analyse thermique détaillée au niveau de la matrice avec des conditions de boîtier et de limites précises. Réduisez les coûts en minimisant le besoin de puces de test et en aidant à identifier les problèmes de fiabilité du système.
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Bibliothèque spécifique à ECAD et gestion des données de conception. Garantit la sécurité et la traçabilité des données WIP, avec la sélection des composants, la distribution des bibliothèques et la réutilisation des modèles. Intégration fluide du PLM pour la gestion du cycle de vie des produits, la coordination de la fabrication, les demandes de nouvelles pièces et la gestion des actifs.

Gérez plusieurs files/puces grâce à des tests au niveau de la matrice et au niveau de la pile, conformément aux normes IEEE telles que 1838, 1687 et 1149.1. Il fournit un accès complet à la puce intégrée à l'emballage, à la validation des tests de plaquettes et étend la DFT 2D à 2,5D/3D, en utilisant le réseau de numérisation en continu Tessent pour une intégration fluide.

Éliminez le temps passé à développer et à gérer des modèles fonctionnels de bus (BFM) personnalisés ou des composants de vérification. Avery Verification IP (VIP) permet aux équipes chargées des systèmes et des systèmes sur puce (SoC) d'améliorer considérablement la productivité des vérifications.

La plate-forme Solido Intelligent Custom IC, alimentée par une technologie propriétaire basée sur l'IA, propose des solutions de vérification de circuits de pointe conçues pour relever les défis des circuits intégrés 3D, répondre aux exigences strictes d'intégrité du signal, de la puissance et de la chaleur et accélérer le développement.

Garantissez la fiabilité des interconnexions et la résilience aux décharges électrostatiques grâce à des mesures complètes de résistance point à point (P2P) et de densité de courant (CD) sur la puce, l'interposeur et le boîtier. Tenez compte des différences entre les nœuds de processus et la méthodologie ESD grâce à une interconnexion robuste entre les dispositifs de protection.
Un chiplet est conçu en partant du principe qu'il sera connecté aux autres puces d'un boîtier. La proximité et la réduction de la distance d'interconnexion se traduisent par une consommation d'énergie moindre, mais cela signifie également la coordination d'un plus grand nombre de variables telles que l'efficacité énergétique, la bande passante, la surface, la latence et la hauteur.
Co-optimisation de la puissance, des performances, de la surface, des coûts et de la fiabilité pour le silicium, le boîtier, l'interposeur et le PCB
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