Optimisez
Co-optimisation en termes de puissance, de performances, de surface, de coût et de fiabilité pour le silicium, le boîtier, l'interposeur et les circuits imprimés

Une solution d'emballage de circuits intégrés qui couvre tout, de la planification au prototypage en passant par l'approbation de diverses technologies d'intégration telles que le FCBGA, le FOWLP, le 2.5/3DIC, etc. Nos solutions d'emballage de circuits intégrés 3D vous aident à surmonter les limites de la mise à l'échelle monolithique.
L'industrie des semi-conducteurs a fait de grands progrès en matière de technologie ASIC ces 40 dernières années, ce qui s'est traduit par de meilleures performances. Mais alors que la loi de Moore touche à ses limites, il est de plus en plus difficile de dimensionner des appareils. La réduction des appareils prend désormais plus de temps, coûte plus cher et présente des défis en termes de technologie, de conception, d'analyse et de fabrication. C'est ainsi que passe 3D IC.
Le circuit intégré 3D est un nouveau paradigme de conception inspiré par les rendements décroissants de la mise à l'échelle de la technologie des circuits intégrés, alias la loi de Moore.
Les approches alternatives consistent à décomposer un système sur puce (SoC) en « blocs » fonctionnels plus petits et à adopter des architectures multi-puces pour surmonter les contraintes physiques liées à la taille du réticule.
Obtenu en rapprochant les composants de la mémoire des unités de traitement, réduisant ainsi la distance et la latence lors de l'accès aux données. Les composants peuvent également être empilés verticalement, ce qui permet de réduire les distances physiques entre eux.
L'intégration hétérogène présente plusieurs avantages, notamment la possibilité de mélanger différents processus et nœuds technologiques, ainsi que la possibilité de tirer parti de plateformes d'assemblage 2,5D/3D.
Nos solutions de conception de circuits intégrés 3D prennent en charge la planification/l'analyse architecturales, la planification/la vérification de la conception physique, les analyses électriques et de fiabilité, ainsi que l'assistance aux tests/diagnostics lors du transfert de la fabrication.

Un système complet pour la planification de systèmes hétérogènes, proposant une création logique flexible pour une connectivité fluide, de la planification au LVS final du système. La fonctionnalité Floor Planning permet de redimensionner des conceptions hétérogènes complexes.

Réduisez les temps de cycle de conception et le chemin vers le retrait grâce à la routabilité du design et à la fermeture PPA lors de l'optimisation du placement. L'optimisation hiérarchique garantit un chronométrage de haut niveau. Des spécifications de conception optimisées permettent d'obtenir un meilleur PPA, certifié pour les nœuds avancés TSMC.

Une plateforme unique prend en charge la conception avancée du SIP, des puces, des interposeurs en silicium, des substrats organiques et des substrats en verre, réduisant ainsi le temps de conception grâce à une méthodologie avancée de réutilisation des adresses IP. Le contrôle de conformité intégré au SI/PI et aux règles de processus élimine les itérations d'analyse et de signature.

Cette solution compare la netlist des assemblages de packages à une netlist de référence « dorée » afin de garantir son exactitude fonctionnelle. Il utilise un flux de travail automatisé avec vérification formelle, qui vérifie toutes les interconnexions entre les dispositifs à semi-conducteurs en quelques minutes, garantissant ainsi une précision et une efficacité élevées.

Gérez l'aménagement physique grâce à une analyse intégrée à la conception et à l'intention électrique. Combinez l'extraction au silicium/organique pour la simulation SI/PI avec des modèles technologiquement précis. Améliorez la productivité et la qualité électrique, en passant de l'analyse prédictive à l'approbation finale.

Soutenez les objets mécaniques dans le plan de l'emballage, en permettant à n'importe quel composant d'être considéré comme mécanique. Les cellules mécaniques sont incluses dans les exportations d'analyses, avec une prise en charge bidirectionnelle pour xPd et NX via la bibliothèque utilisant IDX, garantissant une intégration fluide.

Vérification complète de l'approbation du substrat indépendamment de la mise en page avec Calibre. Il réduit les itérations d'approbation en résolvant les erreurs grâce à la vérification intégrée à la conception par HyperLynx-DRC, en améliorant le rendement, la fabricabilité et en réduisant les coûts et les rebuts.

Solution thermique couvrant le niveau du transistor au niveau du système et allant de la planification initiale à l'approbation du système, pour une analyse thermique détaillée au niveau de la matrice avec des conditions précises du boîtier et des limites. Réduisez les coûts en minimisant le besoin de puces de test et en aidant à identifier les problèmes de fiabilité du système.
.png?auto=format,compress&fit=crop&crop=faces,edges&w=640&h=360&q=60)
Gestion des bibliothèques et des données de conception spécifiques à ECAD. Garantit la sécurité et la traçabilité des données WIP, en sélectionnant les composants, en distribuant les bibliothèques et en réutilisant les modèles. Intégration fluide du PLM pour la gestion du cycle de vie des produits, la coordination de la fabrication, les demandes de nouvelles pièces et la gestion des actifs.

Gérez plusieurs matrices ou puces en effectuant des tests au niveau de la matrice et de la pile, conformément aux normes IEEE telles que 1838, 1687 et 1149.1. Il fournit un accès complet à la matrice intégrée, à la validation des tests de plaquettes et étend la DFT 2D à 2,5D/3D, en utilisant le réseau Tessent Streaming Scan pour une intégration fluide.

Éliminez le temps passé à développer et à gérer des modèles fonctionnels de bus (BFM) personnalisés ou des composants de vérification. Avery Verification IP (VIP) permet aux équipes chargées des systèmes et des systèmes sur puce (SoC) d'améliorer considérablement leur productivité en matière de vérification.

La plateforme Solido Intelligent Custom IC, powerée par une technologie propriétaire basée sur l'IA, propose des solutions de vérification des circuits de pointe conçues pour relever les défis des circuits intégrés 3D, répondre à des exigences strictes en matière de signal, d'alimentation et d'intégrité thermique et accélérer le développement.

Garantissez la fiabilité des interconnexions et la résilience aux décharges électrostatiques grâce à des mesures complètes de résistance point à point (P2P) et de densité de courant (CD) sur la puce, l'interposeur et le boîtier. Tenez compte des différences entre les nœuds de processus et la méthodologie ESD grâce à une interconnexion robuste entre les dispositifs de protection.
Un chiplet est conçu en partant du principe qu'il sera connecté aux autres puces d'un package. La proximité et la réduction de la distance d'interconnexion se traduisent par une consommation d'énergie moindre, mais cela signifie également la coordination d'un plus grand nombre de variables telles que l'efficacité énergétique, la bande passante, la surface, la latence et la hauteur.
Co-optimisation en termes de puissance, de performances, de surface, de coût et de fiabilité pour le silicium, le boîtier, l'interposeur et les circuits imprimés
Dotez les ingénieurs concepteurs de technologies accessibles qui réduisent la dépendance à l'égard des experts
Évolutivité permettant de gérer et de communiquer des données hétérogènes entre les équipes de l'entreprise et de maintenir la continuité numérique
Éliminez les itérations grâce à un aperçu précoce des performances en aval et des effets des processus grâce à une vérification continue
Contactez-nous pour toute question ou commentaire. Nous sommes là pour vous aider !