Événements et webinaires Siemens EDA

Découvrez comment les stratégies de chronométrage basées sur des rapports basés sur des modules identifient les opportunités d'optimisation en cascade au plus profond des voies d'entrée et de sortie des ventilateurs et maximisent les watts économisés par heure d'ingénierie, permettant ainsi une conception à faible consommation d'énergie.

Découvrez comment le langage PSS vous permet de spécifier l'intention de vérification et d'utiliser Questa One pour créer des tests aléatoires pour vous ; et ceux-ci peuvent être « réalisés » pour être exécutés sur différentes plateformes, outils et étapes de vérification.

Explorez l'architecture et la microarchitecture SoftMax pour trouver un équilibre entre les performances, la surface et les ressources pour l'inférence de périphérie. Découvrez des flux de conception de FPGA agiles pour suivre le rythme de l'évolution des algorithmes.

Découvrez comment Questa One Sim accélère la simulation grâce à la technologie ParallelSim, au PSS intégré, au solveur de contraintes VHDL, aux exclusions automatisées de couverture de code, et plus encore pour le RTL, les simulations au niveau de la porte et la couverture.

Ce webinaire présentera le protocole UALink, en se concentrant sur son architecture et ses principales fonctionnalités qui permettent la mise en place de systèmes d'IA évolutifs, puis abordera les fonctionnalités essentielles de l'IP de vérification UALink de Siemens Avery.

Ce webinaire présentera le protocole UALink, en se concentrant sur son architecture et ses principales fonctionnalités qui permettent la mise en place de systèmes d'IA évolutifs, puis abordera les fonctionnalités essentielles de l'IP de vérification UALink de Siemens Avery.

Découvrez la synthèse de haut niveau et ses avantages en termes de production rapide et précise d'accélérateurs matériels. Nous aborderons la conception et la vérification étape par étape de l'algorithme Wake Word à l'aide du HLS.

Les flux de travail cloisonnés créent des goulots d'étranglement qui ralentissent les cycles de conception et compromettent la qualité. Ce webinaire présente une nouvelle approche des environnements de vérification synergiques en utilisant l'ecosystem intégré de Questa™ Developer/IVE.

Découvrez comment Aprisa AI et le système d'intelligence artificielle EDA de Siemens multiplient par 10 la productivité du RTL vers le GDS, multiplient par 3 l'efficacité du temps de calcul et le PPA de 10 %, grâce au ML et RL, à une IA générative et agentique pour un apprentissage accéléré et une automatisation des flux de travail EDA.

Ce webinaire montre comment Questa One Property Assist transforme les instructions des utilisateurs en instructions LLM optimisées, extrait les solutions proposées par LLM et présente les meilleures propriétés SVA générées pour l'utilisateur.

Ce webinaire présente Questa One Sim CX, une solution de simulation innovante axée sur la couverture qui révolutionne la vérification UVM en automatisant l'inférence de couverture et de stimulus, en biaisant la génération en fonction des zones non couvertes.

Découvrez comment la solution de vérification DFT Questa One, associée aux solutions Tessent Silicon Lifecycle Solutions, permet d'évoluer en termes d'expérience utilisateur et de performances afin de relever ces nouveaux défis de vérification.

Découvrez comment Questa One Sim FX optimise les campagnes d'erreurs grâce à des fonctionnalités d'optimisation de la liste des pannes et de classement des tests, à une intégration fluide aux environnements de bancs de test existants et à des fonctionnalités complètes d'analyse des défauts.

Découvrez comment Questa Verification IQ Testplan Author s'intègre aux outils de gestion du cycle de vie des applications (Siemens Polarion et Jama) pour proposer une solution de traçabilité collaborative qui transforme votre flux de vérification

Cette session a présenté une solution transformatrice de plateformes connectées utilisant des approches basées sur les données et intégrant l'IA pour relever les défis liés aux interdépendances, à la limitation des effectifs, à l'efficacité et à l'assurance qualité.

Dans ce webinaire, nous verrons comment la notation des défauts fonctionnels améliore la couverture des défauts. Découvrez les avantages de l'intégration de la notation des défauts fonctionnels dans les processus DFT, en particulier en ce qui concerne la résolution des défauts non testables par des tests de numérisation.

Cette session a porté sur Avery Verification IP for Ethernet 1.6T, Infiniband, UALink et UEC ; elle a fourni une couverture complète des protocoles, une évolutivité et un débogage avancé permettant de vérifier des conceptions complexes pour la connectivité de nouvelle génération.

Ce webinaire abordera le rôle essentiel de la vérification de la sécurité du matériel, en expliquant pourquoi elle est essentielle pour protéger les conceptions FPGA modernes, du RTL au flux binaire du FPGA. A la une : Bitwise de Red Balloon Security

Dans ce webinaire, nous explorerons la puissance du code de débogage et de la couverture fonctionnelle alors que la simulation RTL est toujours en cours, et comment l'analyse interactive de la couverture peut permettre d'accélérer considérablement la conception et la mise en place du banc d'essai.

Cette session expliquera comment accélérer l'analyse des causes premières et réduire les délais de débogage grâce à Questa Verification IQ Regression Navigator, une solution de vérification collaborative pilotée par les données de nouvelle génération basée sur un navigateur.

Cette session abordera les fonctionnalités avancées de l'adresse IP de vérification PCIe Gen 7 d'Avery, notamment la création dynamique de bancs de test, la génération de trafic sophistiquée, l'injection d'erreurs et les contrôles de conformité aux protocoles

Ce webinaire se concentrera sur l'utilisation de SafetyScope tout au long du cycle de conception de la sécurité : phase architecturale, phase RTL et phase post-synthèse. Démos : mesures FIT et ISO 26262, et si une analyse pour atteindre l'ASIL B, des listes de défauts optimisées.

Déboguer des bancs de test peut être un défi. Ce webinaire présentera les fonctionnalités permettant de simplifier et d'accélérer le processus, telles que le franchissement de ligne de base, la surveillance dynamique des variables, le débogage des contraintes et la visualisation de la topologie UVM

Ce webinaire vous fournira des méthodes complètes de conformité en matière de sûreté et de sécurité pour répondre aux exigences actuelles et émergentes en matière de conception de FPGA en utilisant la vérification d'équivalence des FPGA du RTL au flux binaire.

Cette session explorera les puissantes fonctionnalités de régression intelligente du Questa Verification IQ Regression Navigator de Siemens EDA, une solution de vérification collaborative de nouvelle génération basée sur un navigateur et pilotée par les données AI/ML.

Ce webinaire présentera les limites de la vérification des modèles de référence C++ existants par rapport à un autre flux utilisant une vérification formelle des propriétés pour vérifier efficacement les conceptions des FPU, en garantissant leur précision et leur fiabilité.