Une plateforme de contraintes d'approbation fournit la rétrogradation, la budgétisation et l'équivalence hiérarchique des contraintes temporelles à n'importe quelle étape du flux ASIC ou FPGA. Le certificateur de contraintes fournit des capacités complètes pour valider les contraintes et les exceptions de synchronisation par rapport aux HDL sous-jacents.
Contraints Certifier utilise des algorithmes formels pour vérifier les contraintes temporelles, fournissant ainsi une analyse approfondie précise de la conception et de ses contraintes temporelles associées. L'utilisation d'un moteur formel pour analyser le comportement de la conception et des fichiers SDC réduit le bruit et les faux avertissements associés aux méthodes de vérification statique. Les concepteurs peuvent générer des SDC incrémentiels au cas où le SDC original manquerait des contraintes. Lorsqu'ils traitent de l'intention du concepteur dans le fichier SDC associé, les SVA peuvent capturer les exigences pour une simulation supplémentaire pour des résultats précis.
Contraintes Certifier permet aux concepteurs d'effectuer des rétrogradations de contraintes et une budgétisation hiérarchique en fonction des pourcentages, des délais ou des niveaux logiques. Les concepteurs peuvent déboguer visuellement les chemins défaillants et prendre des mesures correctives via la carte budgétaire.
À mesure que les contraintes changent, les contraintes temporelles peuvent être inéquivalentes et perdre l'intention initiale. TEC s'assure que les contraintes de bloc et de niveau supérieur sont toutes en contexte. Les concepteurs peuvent également comparer différentes versions de conception et de contraintes.
Grâce à l'utilisation de SVA, les concepteurs peuvent non seulement capturer et valider l'intention de chronométrage de la conception telle que définie dans les fichiers de contraintes temporelles, mais aussi réduire le besoin de simulation au niveau de la porte et les défis liés à la mise en place d'une telle analyse.