Alors que les conceptions de SoC deviennent de plus en plus complexes — motivées par l'intégration de plus de fonctionnalités et des exigences PPA plus strictes — les concepteurs sont confrontés à de nombreuses itérations coûteuses et chronophages pour optimiser les fonctionnalités, les performances et la fabricabilité.
Le développement et la validation des contraintes de temps sont essentiels à chaque étape du flux de mise en œuvre. Les concepteurs doivent créer et gérer différents styles de contraintes pour prendre en charge différentes tâches.
La conception de l'horloge devient également de plus en plus complexe avec la fonctionnalité croissante des puces, nécessitant des efforts considérables pour analyser, éliminer les redondances et guider le moteur CTS vers une structure d'arborescence optimale.
La suite Gencellicon répond aux principaux défis du développement des puces et du calendrier de fermeture en automatisant et en accélérant le processus de conception. Lorsqu'il est associé à une méthodologie shift-left, il permet des cycles de conception SoC plus prévisibles et efficaces — réduisant les coûts, le calendrier et les itérations de conception. Cela facilite également la signature RTL de haute qualité, minimisant le risque de retouche de la synthèse ou du P&R à RTL.
