Una plataforma de restricciones de aprobación proporciona degradación, presupuestación y equivalencia jerárquica de las restricciones de tiempo en cualquier etapa del flujo ASIC o FPGA. El certificador de restricciones proporciona capacidades integrales para validar restricciones y excepciones de tiempo con respecto a HDL subyacente.
El certificador de restricciones utiliza algoritmos formales para verificar las restricciones de tiempo, proporcionando así un análisis preciso y profundo tanto del diseño como de sus restricciones de tiempo asociadas. El uso de un motor formal para analizar el comportamiento del diseño y los archivos SDC reduce el ruido y las advertencias falsas asociadas con los métodos de comprobación estática. Los diseñadores pueden generar SDC incremental en caso de que al SDC original le falten restricciones. Cuando se trata de la intención del diseñador en el archivo SDC asociado, los SVAs pueden capturar los requisitos para una mayor simulación para obtener resultados precisos.
Restricciones Certifier permite a los diseñadores realizar degradaciones de restricciones y presupuestación jerárquica basada en porcentajes, retrasos o niveles lógicos. Los diseñadores pueden depurar visualmente las rutas fallidas y tomar medidas correctivas a través del mapa presupuestario.
A medida que cambian las restricciones, las restricciones de tiempo pueden ser inequivalentes y perder la intención original. TEC garantiza que las restricciones de bloque y de nivel superior estén todas en contexto. Los diseñadores también pueden comparar varias versiones de diseño y restricciones.
Mediante el uso de SVA, los diseñadores no solo pueden capturar y validar la intención de temporización del diseño tal como se define en los archivos de restricciones de tiempo, sino también reducir la necesidad de simulación a nivel de puerta y los desafíos de configurar dicho análisis.