A medida que los diseños de SoC se vuelven cada vez más complejos, impulsados por la integración de más características y requisitos de PPA más ajustados, los diseñadores se enfrentan a numerosas iteraciones costosas y que requieren mucho tiempo para optimizar la funcionalidad, el rendimiento y la capacidad de fabricación.
Las limitaciones de tiempo, el desarrollo y la validación son fundamentales para cada etapa del flujo de implementación. Los diseñadores deben crear y administrar varios estilos de restricción para admitir diferentes tareas.
El diseño del reloj también se está volviendo cada vez más complejo con la creciente funcionalidad del chip, lo que requiere un esfuerzo sustancial para analizar, eliminar redundancias y guiar el motor CTS hacia una estructura de árbol de reloj óptima.
La suite Gencellicon aborda los desafíos clave en el desarrollo de chips y el cronometraje de cierre automatizando y acelerando el proceso de diseño. Cuando se combina con una metodología de cambio a la izquierda, permite ciclos de diseño de SoC más predecibles y eficientes, lo que reduce el costo, la programación y las iteraciones de diseño. También facilita la aprobación RTL de alta calidad, minimizando el riesgo de reelaboración desde la síntesis o P&R de vuelta a RTL.
