Clock Analyzer es una herramienta de visualización, análisis y verificación de la lógica del reloj. Utilizado en el análisis de reloj anterior al CTS y en la verificación del árbol de relojes posterior al CTS, ayuda a los diseñadores a entender la propagación y la topología del reloj y a combinar puntos para depurar problemas del árbol de relojes, grupos sesgados y cualquier conflicto de modos.
Clock Analyzer genera un diagrama visual detallado de la arquitectura de reloj, la lógica del reloj, la topología del reloj y las formas de onda, lo que ayuda a entender la propagación del reloj por el SOC y a simplificar el diagrama de reloj para facilitar la lectura. Los diseñadores pueden explorar la lógica del reloj para determinar las interacciones del reloj, las excepciones del árbol de relojes, los grupos sesgados, los conflictos de modos u otra información similar.
Clock Analyzer ayuda a los ingenieros de RTL e implementación con el diseño del reloj para minimizar el tiempo de depuración a la hora de entender la topología de la red de relojes. Los ingenieros de implementación pueden definir las restricciones de tiempo del CTS para eliminar las iteraciones del CTS.
Proporciona funciones para comprobar la implementación del CTS en los dominios de energía, los problemas de equilibrio, los DRC, las excepciones del árbol de relojes, los conflictos de modos y la validación de cualquier SDC asociado al CTS.
Al analizar las sucursales de la red de relojes, Clock Analyzer es capaz de determinar y optimizar la agrupación sesgada de las sucursales independientes de la red de reloj para reducir el área, la potencia y la congestión de la red de relojes.