Analice los escenarios de partición óptimos del diseño en función del objetivo del diseñador. Análisis de viabilidad de la RTL para eliminar los problemas físicos desde el principio. Estime el PPA en RTL y genere un plano de planta anticipado. Genere garantías para todas las herramientas posteriores.
El planificador de chips Gencellicon es la primera herramienta que se mueve a la izquierda que permite a los diseñadores obtener una visión profunda de la viabilidad de implementación física de su diseño en fases muy tempranas sin depender de las herramientas de implementación tradicionales. Los diseñadores pueden explorar varios escenarios de planos de planta en función de las métricas identificadas, con la capacidad de realizar análisis hipotéticos y seleccionar el escenario más eficaz para la implementación.
El planificador de chips está diseñado para ofrecer la capacidad de explorar el RTL y sugerir varias opciones de partición según los criterios elegidos. Las nuevas reparticiones RTL tendrán el SDC correspondiente generado automáticamente.
Chip Planner proporciona una visión temprana de la implementación física del diseño y proporciona un análisis hipotético para que los diseñadores tomen las mejores decisiones posibles de planos de planta al seleccionar uno de los muchos planos de planta generados automáticamente.
La verificación exclusiva del plano de planta de Chip Planner permite a los diseñadores validar los planos de planta con el exhaustivo conjunto de normas de la descripción del diseño real para comprobar si hay incoherencias entre el RTL, el plano de planta, la ubicación del puerto y el enrutamiento.