Catapult: eventos de síntesis y verificación de alto nivel

RISC-V: Personalice los procesadores según su rendimiento y eficiencia. Aprenda HLS para crear e integrar un coprocesador de inferencia de palabras clave, comparando la potencia, el rendimiento y las ganancias de área en este taller.

La IA perimetral necesita eficiencia energética y rendimiento. ¡Equilibrio con hardware personalizado! Descubra cómo HLS pasa de Python a hardware a medida. Cree un acelerador de IA para inferir palabras clave y medir las ganancias de potencia y rendimiento de HLS.

Descubra cómo los diseñadores de electrónica pueden utilizar HLS para implementar aceleradores personalizados. Al adaptar el acelerador a inferencias específicas, puede superar a las GPU/TPU disponibles en el mercado y reducir el consumo de energía.

Acompáñenos en Múnich, donde compartiremos sesiones técnicas impartidas entre pares sobre una variedad de temas para que pueda explorar nuevos conceptos o profundizar en su área principal de especialización.

Acompáñenos en nuestro evento en Norteamérica, que es un entorno dedicado al intercambio de ideas, información y mejores prácticas que le permiten liderar su puesto y lograr el éxito con sus clientes.

Esta charla describirá cómo utilizar la síntesis de alto nivel (HLS) para desarrollar aceleradores de IA personalizados, dirigidos a la tecnología ASIC o FPGA. Descubra cómo puede implementar prácticamente la inferencia de IA en sus sistemas periféricos.

Los sistemas integrados exigen más potencia de cálculo de la que pueden ofrecer los procesadores. Los aceleradores de hardware ofrecen una solución. Esta sesión explora HLS, la conversión de C++ en RTL para ASICs/FPGA, con ejemplos reales de aprendizaje automático y procesamiento de imágenes.

Este taller abordará la síntesis de alto nivel y sus ventajas a la hora de producir aceleradores de hardware de forma rápida y precisa. Vamos a tratar el diseño y la verificación paso a paso del algoritmo Wakeword mediante HLS.

Explore la arquitectura y la microarquitectura de SoftMax para equilibrar el rendimiento, el área y los recursos para la inferencia perimetral. Descubra flujos de trabajo de diseño de FPGA ágiles para seguir el ritmo de la evolución de los algoritmos.

Esta sesión práctica le presentará la síntesis de alto nivel, una tecnología que convierte una función de C++ en una implementación de hardware. Creará un coprocesador RISC-V y lo integrará en un diseño de Rocket Core.

Descubra la síntesis de alto nivel y sus ventajas a la hora de producir aceleradores de hardware de forma rápida y precisa. Vamos a tratar el diseño y la verificación paso a paso del algoritmo Wake Word mediante HLS.

Únase a nosotros para explorar las capacidades de la IA de EDA y ver lo que depara el futuro. Hablaremos de la gran visión de tener una plataforma EDA de IA centralizada y diseñada especialmente.

Este taller abordará la síntesis de alto nivel y sus ventajas a la hora de producir aceleradores de hardware de forma rápida y precisa. Vamos a tratar el diseño y la verificación paso a paso del algoritmo Wakeword mediante HLS.

Obtenga información valiosa sobre los desafíos y las soluciones de la implementación del aprendizaje automático en el hardware. Comprenda cómo HLS y hls4ml agilizan el desarrollo de los aceleradores de hardware basados en redes neuronales y son fundamentales para el futuro de la industria.

User2User es su oportunidad de aprender, crecer y conectarse con otros expertos técnicos que diseñan productos de vanguardia con las herramientas EDA de Siemens.

Aprenda a usar HLS para convertir C++ en RTL para ASIC/FPGA, lo que permite aceleradores personalizados. La sesión abarca las mejores prácticas de HLS y ejemplos del mundo real en aprendizaje automático y procesamiento de imágenes para sistemas integrados.

Explore la síntesis de alto nivel para crear aceleradores de hardware de forma rápida y precisa. Cubriremos el diseño y la verificación de RTL con el algoritmo Wakeword y presentaremos Catapult AI NN, que amplía HLS a Python para un desarrollo más rápido del hardware de IA.

Únase a nosotros en DVCon US: asista a nuestros talleres cortos, almuerzos, ponencias y sesiones de pósters. Visítenos en el stand 301 para saber cómo Siemens puede ayudarlo a diseñar un futuro más inteligente con mayor rapidez.

Visite la EDA de Siemens para centrarse en las aplicaciones prácticas de los lenguajes, las herramientas, las metodologías y los estándares para el diseño y la verificación de sistemas electrónicos y circuitos integrados a fin de mejorar sus propios flujos.

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Venga a ver el discurso de apertura de Ankur Gupta: Cómo la IA está redefiniendo el diseño de semiconductores para el Edge
Martes 10 de septiembre a las 11:15 a. m.

Visite la EDA de Siemens para centrarse en las aplicaciones prácticas de los lenguajes, las herramientas, las metodologías y los estándares para el diseño y la verificación de sistemas electrónicos y circuitos integrados a fin de mejorar sus propios flujos.

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Esta charla mostrará cómo se puede utilizar HLS para crear y evaluar rápidamente varias implementaciones de RTL para un acelerador de IA a partir de una sola descripción algorítmica.

Visite a los expertos en automatización del diseño electrónico (EDA) de Siemens en el DAC 2024, del 23 al 27 de junio de 2024, en San Francisco, California.

La demanda de potencia de cálculo en los sistemas integrados sigue creciendo. Transferir las funciones a los aceleradores de hardware es crucial. HLS automatiza al convertir las funciones de C++ en descripciones de hardware para ASIC o FPGA, lo que mejora la eficacia en IP y ML.

Asista a nuestras sesiones informativas de tutorías, almuerzos, talleres, ponencias y pósters y visite nuestro stand de exposición para saber cómo Siemens puede ayudarlo a diseñar un futuro más inteligente con mayor rapidez.

Vamos a mostrar cómo se puede utilizar HLS para migrar funciones específicas de la pila L1 de 5G del software al hardware. El HLS puede permitir despliegues prácticos de 5G que de otro modo no serían posibles.

Esta clase práctica permitirá a los asistentes desarrollar un acelerador de inferencias mediante HLS. Los participantes comprenderán cómo crear un acelerador de inferencias a medida y las ventajas que puede aportar a un sistema integrado.

Descubra una visibilidad y una visión incomparables sobre el complejo comportamiento funcional del SoC de IA del equipo de Tessent Embedded Analytics de AIHW, además de obtener información sobre cómo aprovechar la potencia de la arquitectura RISC-V para diseños basados en ASIC y FPGA.

Catapult y PowerPro tuvieron bastantes sesiones este año en el DAC, con una sesión de NVIDIA y otra de Telechips. Utilice los enlaces bajo demanda de abajo para ver nuestras presentaciones en el stand.

La C.E.A. presenta una metodología que une el marco DL de código abierto N2D2 y el Catapult HLS para ayudar a reducir el proceso de diseño de los aceleradores de hardware y hacer posible mantenerse al día con los nuevos algoritmos de IA.

Telechips diseñó la IP maestra AXI4, que cumple con todas las especificaciones AXI4 mediante C++ HLS, lo que proporciona un acceso similar al software a los bloques de DMA y, al mismo tiempo, logra un alto rendimiento con múltiples pendientes y ráfagas.

Gestionar la complejidad de la implementación de un codificador HEVC (Kvazaar) en la FPGA con Catapult HLS

El Dr. Panu Sjövall arrojará luz sobre cómo pudieron implementar su encoder HEVC integrado en tiempo real en HW con Catapult HLS.

Este seminario web presenta una metodología de cuantificación sencilla y sólida basada en el análisis de rangos de valores.

La síntesis de alto nivel fue un tema muy candente en U2U en Norteamérica y Europa. Consulte todas nuestras sesiones de U2U de 2023.

A nivel de IP, se creó un ISP en un año con Catapult, una tarea que habría sido imposible con la RTL tradicional. Para reducir la dependencia de la experiencia del diseñador, hemos introducido una herramienta de DSE asistida por IA.

Más información sobre el seminario web «Mejoras arquitectónicas para reducir el consumo y la seguridad funcional de los aceleradores CNN de flujo de datos que utilizan HLS».

Descubra cómo C++ y SystemC/MatchLib HLS son más que convertir SystemC a RTL. Cubriremos la elección del idioma, la exploración de la arquitectura, la estimación de la potencia y la optimización, todo ello para ofrecer un RTL competitivo de forma rápida y económica.

Flujo de diseño que incluye el codiseño de hardware y software y HLS, que permite a los desarrolladores migrar las funciones con uso intensivo de procesamiento del software que se ejecuta en un procesador integrado a un acelerador basado en hardware como un periférico basado en un bus de acoplamiento débil.

Descubra cómo puede utilizar la síntesis de alto nivel para pasar de Python a RTL sintetizable y desplegar un acelerador de IA personalizado de forma más rápida y sencilla de lo que creía posible.

Cornell presenta su Sparse: acelerador de la multiplicación de vectores densos en matrices dispersas. Al utilizar tanto la implementación como la simulación de HLS, sus escasos aceleradores ofrecen una aceleración prometedora con un aumento del ancho de banda y la eficiencia energética.

FNAL demuestra que se puede implementar un modelo de autocodificador NN en un ASIC tolerante a la radiación para realizar una compresión de datos con pérdidas. Esto alivia el problema de transmisión de datos y, al mismo tiempo, conserva la información crítica del perfil energético del detector.

Los estándares 5G abren el mundo del desarrollo de hardware a cualquiera que pueda crear los mejores productos rentables. Catapult, Questa y Veloce ofrecen soluciones de diseño y verificación integradas y confiables para el diseño de sistemas 5G.

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En este seminario web, compartiremos este nuevo modelo de diseño de hardware basado en datos que produce hardware y software mucho mejores, optimizados estrictamente para aplicaciones específicas.

Este tutorial mostrará la transformación del algoritmo HLS en un algoritmo de ejemplo, de una implementación completa de software a una implementación eficiente y de alto rendimiento con una combinación de elementos de hardware y software.

Descripción general de qué es el HLS y cómo se puede utilizar para crear aceleradores específicos para aplicaciones. Mostrará cómo se pueden integrar estos aceleradores en un sistema basado en procesadores desde el punto de vista del hardware y el software.

HLS hace posible un verdadero codiseño de hardware y software al permitir una partición precisa

exploración e intercambio de funcionalidades entre el acelerador de software y hardware para

optimizar el tráfico del bus, la utilización de la memoria y la carga del procesador.

La adopción de HLS para el diseño de chips se debe al aumento de la complejidad del diseño y la verificación y a las presiones sobre el tiempo de comercialización. La HLS permite a los diseñadores lanzar sus chips al mercado más rápido al reducir el flujo general de diseño y verificación.

Esta charla analizará cómo se puede utilizar el HLS para entregar los datos necesarios para tomar decisiones críticas de diseño y se explicará cómo el HLS puede permitir la verificación del sistema en un flujo de MBSE y cómo el HLS puede mitigar los riesgos de la cadena de suministro.

Para entender qué flujo de Catapult HLS se adapta mejor a nuestras necesidades en la JPL-NASA, hemos implementado el núcleo de procesamiento de imágenes del detector Harris Corner tanto en C++ no cronometrado como en SystemC cronometrado. Se presentarán las lecciones aprendidas de cada flujo.

Este tutorial abordará la cuestión de la calidad del diseño desde una perspectiva única.

Este taller mostrará el ejemplo de diseño que se ejecuta en diferentes niveles de abstracción y explorará los diferentes objetivos de verificación que se pueden lograr en cada etapa del proceso de diseño.

Harvard arroja luz sobre su ágil metodología de codiseño y coverificación de algoritmos y hardware, impulsada por la síntesis de alto nivel, que le permitió reducir los esfuerzos de diseño de VLSI de primera mano en órdenes de magnitud.

Esta sesión mostrará cómo crear diferentes tipos de aceleradores mediante HLS y cómo integrarlos en los diseños de procesadores RISC-V. Como ejemplos se utilizarán un algoritmo de inferencia de IA y un algoritmo de cifrado.

La implementación de un algoritmo en el hardware requiere entender el algoritmo y sus dependencias de datos. Describiremos una forma automatizada de obtener esta información a partir de una descripción de C++ con una ruta automática a RTL a través de HLS.

La implementación de un algoritmo en el hardware requiere entender el algoritmo y sus dependencias de datos. Describiremos una forma automatizada de obtener esta información a partir de una descripción de C++ con una ruta automática a RTL a través de HLS.

Este seminario web demuestra cómo se puede lograr una verificación completa más rápido con un nivel de abstracción más alto, pero aun así aplicar técnicas de verificación de RTL conocidas y confiables.

La presentación ofrecerá una descripción técnica de alto nivel de la plataforma Catapult HLS que podrá utilizar en sus proyectos futuros para acelerar su proceso de desarrollo.

En esta mesa redonda, analizaremos algunos enfoques interesantes del codiseño de hardware y software y las ventajas y desventajas de esos enfoques. Organizado por Anoop Saha y Russell Klein de Siemens y con Thierry Tambe de la Universidad de Harvard.

Esta charla se centrará en el silicio para la periferia y en las opciones de diseño que ayudan a implementar potentes algoritmos de aprendizaje automático en pequeños equipos de bajo coste y bajo consumo energético.

La IA está a punto de hacerse omnipresente en los sistemas integrados. Descubra cómo la inferencia se puede implementar de forma eficaz en dispositivos de bajo consumo y con limitaciones informáticas sin necesidad de llevar un cable de extensión muy largo.

Discurso de apertura sobre las tecnologías habilitadoras, desde el HLS hasta el codiseño de hardware y software, sobre el pasado, el presente y el futuro del proceso de diseño del silicio, las disrupciones y las últimas tendencias tecnológicas.