Para las tecnologías de envasado, como el envasado a nivel de oblea (FOWLP) en abanico, el proceso de diseño y verificación del paquete puede resultar difícil. Como la fabricación del FOWLP se produce «a nivel de oblea», incorpora la generación de máscaras, similar al flujo de fabricación del SoC. Deben existir flujos sólidos de diseño y verificación de los paquetes para que los diseñadores puedan garantizar que la empresa de fundición o OSAT puede fabricar FOWLP. La plataforma de placas de circuito impreso (PCB) Xpedition® Enterprise proporciona una plataforma de codiseño y verificación que utiliza tanto los entornos de diseño de paquetes como las herramientas de verificación física del SoC para el FOWLP. La función 3DStack de Calibre amplía la verificación de firmas a nivel de matriz de Calibre para permitir la comprobación de DRC y LVS de sistemas completos de varios troqueles, incluido el envasado a nivel de oblea, en cualquier nodo del proceso, sin interrumpir los flujos de herramientas actuales ni requerir nuevos formatos de datos.
La verificación precisa de los diseños de envases a nivel de oblea (FOWLP) en abanico requiere la integración de los entornos de diseño de paquetes con las herramientas de verificación del sistema en chip (SoC) para garantizar la capacidad de fabricación y el rendimiento de los paquetes
El embalaje a nivel de oblea (WLP) permite un mayor factor de forma y un mejor rendimiento en comparación con los diseños de circuitos integrados (IC) de sistema en chip (SoC). Si bien hay muchos estilos de diseño de paquetes a nivel de oblea, el envasado a nivel de oblea (FOWLP) en abanico es una tecnología popular validada por el silicio. Sin embargo, para que los diseñadores de FOWLP garanticen un rendimiento y un rendimiento aceptables, las empresas de automatización del diseño electrónico (EDA), las empresas subcontratadas de ensamblaje y prueba de semiconductores (OSAT) y las fundiciones deben colaborar para establecer flujos de diseño y verificación física consistentes, unificados y automatizados. La unión de los entornos de diseño de paquetes con las herramientas de verificación física del SoC garantiza la existencia de las plataformas de codiseño y verificación necesarias. Con las capacidades mejoradas de diseño de placas de circuito impreso (PCB) de la plataforma Xpedition Enterprise y la función ampliada de verificación basada en GDSIII de la plataforma Calibre, combinada con la extensión Calibre 3DStack, los diseñadores ahora pueden aplicar la verificación DRC y LVS a nivel de matriz de Calibre a una amplia variedad de conjuntos de matrices apiladas en 2,5 D y 3D, incluido el FOWLP, para garantizar la capacidad de fabricación y el rendimiento.