Wenn Full-Wave-Solver als Teil einer Analyse auf Systemebene verwendet werden, ist die gesamte Verbindung normalerweise zu groß, um praktisch mit einem 3D-Solver gelöst zu werden. Das bedeutet, dass die Verbindung in Abschnitte aufgeteilt wird, die einen 3D-Solver benötigen (Breakout-Regionen, Vias und Blocking-Caps), Abschnitte, die mit Trace-Modellen genau beschrieben werden können, und Abschnitte, die als S-Parameter-Modelle dargestellt werden (oft Stecker und IC-Pakete). Das wird als „Cut and Stitch“ -Lösung bezeichnet — die Verbindung wird in Abschnitte „geschnitten“, die jeweils einzeln modelliert werden, dann werden die Teile wieder „zusammengenäht“, um ein durchgängiges Kanalmodell für die Analyse auf Systemebene zu erstellen.
Die Cut-and-Stitch-Methode maximiert die Lösungseffizienz, da die Größe der Bereiche, die mit der 3D-Simulation gelöst wurden, auf kritische Signalbereiche und ihre jeweiligen Rückwege beschränkt ist. Außerhalb dieser Bereiche ist die Darstellung des Signals mit einem Trace- oder Connector-Modell aus Sicht der Rechenzeit und der Ressourcen weitaus effizienter. Die Herausforderung bei der Cut and Stitch Methode besteht darin, alle Details korrekt zu verwalten — zum Beispiel muss jeder 3D-Bereich groß genug sein, um das transversale elektromagnetische Verhalten (TEM) an den Hafengrenzen sicherzustellen. Das bedeutet, dass der Bereich einen Teil der Signalspur enthalten wird und die als Übertragungsleitung modellierte Leiterbahnlänge angepasst werden muss, um den Teil der Spur widerzuspiegeln, der bereits im 3D-Bereich enthalten ist. Dieser 3D-Bereich muss auch den Rückweg des Signals beinhalten, sodass Bodenstichverbindungen und ein ausreichender Pufferabstand bei der Erstellung des Bereichs ebenfalls berücksichtigt werden müssen. Normalerweise wird dieser Prozess von Hand durchgeführt und erfordert beträchtliches Benutzerwissen. Das schränkt die Anzahl der Benutzer, die die Analyse durchführen können, und die Anzahl der Signale, die sie praktisch analysieren können, erheblich ein.
Automatisierte Erstellung von Kanalmodellen nach dem Layout
HyperLynx erstellt automatisch Post-Layout-Kanalmodelle auf der Grundlage der Anforderungen für das zu analysierende Protokoll. Benutzer wählen einfach die Signale aus, die sie analysieren möchten, und HyperLynx erledigt den Rest:
- Die eingebaute DRC-Engine wird verwendet, um Abschnitte der Verbindung, die eine 3D-Modellierung erfordern, automatisch zu identifizieren.
- HyperLynx BoardSim erstellt die entsprechenden Setups für die 3D-Simulation und sendet sie an den Full-Wave-Solver.
- Der Full-Wave-Solver modelliert die 3D-Bereiche mit der erforderlichen Frequenz und erstellt Modelle für die SI-Analyse. Diese Modelle enthalten Port-Metadaten, die angeben, wie sie innerhalb des Vollkanalmodells verbunden werden sollten.
- BoardSim kombiniert die Modelle aus dem 3D-Simulator mit Trace- und Connector-Modellen, um ein Modell zu erstellen, das den Kanal darstellt.
- BoardSim führt dann eine protokollgestützte SI-Simulation durch (typischerweise SerDes- oder DDR-Analyse), um die operativen Margen auf Systemebene zu ermitteln. Das sagt dem Benutzer, welche Signale durchgehen, welche ausfallen und um wie viel.
