Tessent UltraSight-V

Viele Entwicklungsteams und Kunden erwarten Prozessorverfolgung als Mindestfunktion eines SoC, sodass ihre Softwareentwickler eine Aufzeichnung der ausgeführten Anweisungen erfassen können, die zur Rekonstruktion der exakten Ausführungssequenz ihres Programms verwendet werden können. 2018 schuf die RISC-V-Community die Efficient Trace (E-Trace) -Spezifikation, die die Kompatibilität im gesamten RISC-V-Ökosystem sicherstellen sollte. Dazu gehörte auch ein effizientes Kodierungsschema, das für die Prozessoren des 21. Jahrhunderts geeignet ist. Das effiziente Kodierungsschema ermöglicht es Entwicklern, große Datenmengen über längere Zeiträume zu verfolgen, sodass Entwickler das Programmverhalten verstehen können, selbst in den komplexesten Mehrkernsystemen. Tessent Embedded Analytics bietet eine branchenführende RISC-V-E-Trace-Lösung.

Die Beteiligung von Siemens an RISC-V geht auf das Jahr 2016 zurück, also auf die Anfänge der RISC-V Foundation (jetzt RISC-V International); wir waren zunächst als UltraSoC beteiligt, jetzt als Siemens EDA. UltraSoC und Siemens leisteten aktive und umfangreiche Beiträge zur Entwicklung des RISC-V-Ökosystems, einschließlich wichtiger technischer Beiträge zum Standard RISC-V Efficient Trace (E-TRACE). Unser Engagement wird heute durch die RISC-V Debug Trace and Performance Monitoring SIG fortgesetzt.

RISC-V wurde ursprünglich zur Unterstützung der Forschung und Lehre im Bereich Computerarchitektur konzipiert. Der Befehlssatz wurde im Mai 2010 an der University of California, Berkeley, in einem Open-Source-Format eingeführt.

Aufgrund des Open-Source-Charakters konnten Entwickler ohne Lizenzgebühren oder Einschränkungen auf die Prozessorarchitektur zugreifen und diese ändern. Unternehmen nutzten die Gelegenheit, um Innovationen mit speziellen Hardwarekomponenten für neue Anwendungen in einer Zeit zu entwickeln, in der die Nachfrage exponentiell zunahm, ebenso wie Sicherheitsbedenken und Energiemanagement. Die Fähigkeit von RISC-V-basierten SoCs, Daten und Berechnungen in großem Umfang zu verarbeiten, war für Unternehmen, die in den Bereichen KI, Datenspeicherung, 5G, Automobilindustrie und Sicherheit tätig sind, besonders attraktiv. Andere Unternehmen erwägen RISC-V als Lösung für kostengünstige eingebettete Systeme, wie Edge-IoT-Geräte, Sensoren und Aktoren.

Der modulare Charakter der RISC-V-Befehlssatzarchitektur (ISA) ermöglicht es Chip-Designern, ihre Geräte für verschiedene Märkte und Anwendungen anzupassen, indem sie Befehlsgruppen (ISA-Erweiterungen) auswählen. Eine der ISA-Erweiterungsgruppen ermöglicht es SoC-Designern und ihren Kunden, ihre eigenen benutzerdefinierten Anweisungen hinzuzufügen, um ihre Anwendung zu beschleunigen, in der Regel, um kritische Operationen oder die Codedichte zu beschleunigen. Benutzerdefinierte RISC-V-Anweisungen bieten Unternehmen in vielen hart umkämpften Märkten weitere Erfindungen und Differenzierung. Diese Flexibilität stellt die Verifizierung und Validierung vor einige Herausforderungen, um sicherzustellen, dass die Anpassung nicht nur funktioniert, sondern auch nichts anderes kaputt macht.

Die Efficient RISC-V Trace-Spezifikation beinhaltet die folgenden obligatorischen Funktionen:

• Anweisungsverfolgung
• Schnittstelle zwischen Hart und Encoder
• Delta-Adresstrace-Modus
• Effizientes Paketformat

Zu den optionalen Funktionen (ISA-Erweiterungen) gehören:

• Ruhestand mit mehreren Instruktionen
• Datenverfolgung
• Impliziter Ausnahmemodus
• Sequentieller ableitbarer Sprungmodus
• Impliziter Rückgabemodus
• Prognosemodus für Filialen
• Jump-Target-Cache-Modus
• Vollständiger Adressmodus
• Zeichenbasierte Komprimierung
• XOR-Datenverfolgungskomprimierung
• Differenzielle Datenverfolgungskomprimierung
• Filtern
• Zeitstempel

Der Tessent Enhanced Trace Encoder von Siemens EDA beinhaltet alle obligatorischen und optionalen Funktionen. Es beinhaltet auch:

• Zyklusgenaue Verfolgung