Tessent Embedded Analytics

Schnelle, fehlerfreie und optimierte Bereitstellung

Bekämpfen Sie die eskalierenden Validierungskosten mit Tessent Embedded Analytics. Hersteller von RISC-V-basierten Designs und komplexen SoCs können eine leistungsstarke Kombination aus On-Chip-Instrumenten und Softwaretools verwenden, die Funktionsüberwachung, Leistungsanalyse und Softwareoptimierung ermöglichen. Die Lösung ist prozessorunabhängig und bietet Transparenz und Analysen im Labor und beim Einsatz von Systemen vor Ort.

Debuggen

Identifizieren und beheben Sie Fehler und Bugs deutlich schneller als mit herkömmlichen reinen Softwarelösungen.

Optimierung

Identifizieren Sie die Hauptursache für Leistungseinbußen im Zusammenhang mit CPU, Arbeitsspeicher und anderen SoC-Komponenten.

Bereitstellen

Überwachen und sammeln Sie Daten von Systemen zur kontinuierlichen Analyse und Optimierung.

Lösungsbereiche erkunden

Tessent

UltraSight-V

Umfassende RISC-V-Debug- und Trace-Lösung, bestehend aus eingebetteter IP und Software, die für umfassende, effiziente Debugging- und Trace-Funktionen entwickelt wurde.

Eine Person steht vor einem Gebäude mit einem großen Fenster und hält ein Blatt Papier mit Text und Zahlen in der Hand.

System-Debugging

Beschleunigen Sie das Debuggen, Validieren und Optimieren komplexer Multicore-SoCs. Nutzen Sie eingebettete, nicht aufdringliche Instrumente, um zu beobachten, was im Design passiert, wenn Software auf dem System läuft.

Eine Person steht mit einem ernsten Gesichtsausdruck vor einem Monitor.

Überwachung vor Ort

Erlauben Sie Anwendungssoftware, die auf einem SoC läuft, den Betrieb effektiv zu überwachen. Ermöglichen Sie die sukzessive Verfeinerung und Optimierung von Produkten auf der Grundlage von Daten, die im realen Gebrauch gesammelt wurden — nicht nur im Labor.

Finden Sie heraus, mit wem wir zusammenarbeiten

Schließen Sie sich einigen der größten Namen der Elektronikindustrie an und beginnen Sie, die Embedded Analytics-Technologie von Tessent zu nutzen. Es wird von einem ecosystem von Partnern unterstützt, darunter Anbieter von SoC-Entwicklungstools, anderen Silizium-IP-Anbietern und Prozessorherstellern, Sicherheitsexperten und Beratungsunternehmen für Siliziumdesign.

Ashling

Von der Erstellung und Entwicklung bis hin zu Test und Validierung ermöglicht Ashlings anpassbares RiscFree™ SDK mit Debug- und Trace-Sonden das Debuggen vor und nach dem Silizium, das Multicore-Debuggen sowie die Verfolgung und Analyse in Echtzeit für Geräte, die Tessent EA IP und UltraSight-V verwenden.

SiFive

SiFive ist ein Pionier hinter RISC-V und bietet ein breites Portfolio an anpassbaren, leistungsstarken Skalar-, Vektor- und Matrixlösungen. SiFive-CPUs unterstützen die Integration mit Tessent UltraSight-V Debug and Trace.

Kodasip

Codasip bietet maßgeschneiderte Rechenlösungen, die auf dem offenen RISC-V-ISA, der Codasip Studio-Prozessor-Designautomatisierung und einer hochwertigen Prozessor-IP basieren. Codasip bietet den Tessent Enhanced Trace Encoder seinen Kunden direkt an.

Lauterbach

Lauterbachs TRACE32® Debug- und Trace-Tools bieten umfassende Unterstützung für die Tessent Embedded Analytics Analytics-Lösungen, einschließlich Debugging und Tracing über USB, RISC-V-Tracing mit dem Tessent Enhanced Trace Encoder und Bus Monitor.

Nukleare Systemtechnologie

Nuclei System Technology bietet ein Portfolio an hochgradig konfigurierbaren RISC-V-CPU-IPs, die Anwendungen von geringer bis hoher Leistung abdecken, und arbeitet mit Siemens zusammen, um die Tessent Enhanced Trace Encoder-Lösung zu unterstützen.

Technologie von Andes

Die kommerziellen RISC-V-IPs von Andes reichen von ultraeffizienten 32-Bit-CPUs bis hin zu leistungsstarken 64-Bit-OOO-Multiprozessoren mit erweiterten Vektor-, DSP- und benutzerdefinierten Erweiterungsfunktionen. Andes Trace unterstützt die Trace-Lösung von Tessent.

Weitere Informationen

Pressemitteilung

Nuclei arbeitet mit Siemens an einer RISC-V-Lösung zusammen

Nuclei kündigt die Zusammenarbeit mit Siemens an, die an einer vollständigen Tessent-Lösung für die RISC-V-Prozessorkerne von Nuclei arbeiten.

Nahaufnahme eines Prozessorchips auf einer Leiterplatte mit blauem Hintergrund.

Webinar

Risikomanagement in RISC-V mit eingebettetem Trace

Sehen Sie sich dieses On-Demand-Webinar an, in dem es darum geht, wie Processor Trace zur Verbesserung eingebetteter Software und Anwendungen verwendet wird.

Luftaufnahme einer Straße, die sich durch eine grüne Landschaft schlängelt.

E-Book

Softwaredefinierte Fahrzeuge

Erfahren Sie, wie Sie mit der Software von Tessent neue Standards und Vorschriften einhalten und gleichzeitig ein komplettes Komplettpaket an Lösungen anbieten können, um den Anforderungen der heutigen IC-Entwicklungen in der Automobilindustrie gerecht zu werden.

Ein RISC-V-Chip wird auf einem schwarzen Hintergrund mit einem weißen Rand dargestellt.

Präsentation

RISC-V-Standard für effiziente Rückverfolgung (E-Trace)

Processor Trace bietet Entwicklern Zugriff auf wichtige Erkenntnisse und forensische Funktionen, um das Risiko beim Aufbau eingebetteter Systeme zu minimieren. Diese Präsentation gibt einen Überblick über die Trace-Spezifikation.

Abstrakte Darstellung eines Chipstapels auf schwarzem Hintergrund

White Paper

SoC-Debug: Das Bedürfnis nach Sichtbarkeit

Software bietet einen Großteil der Funktionen eines breiten Spektrums von Geräten und Systemen. Softwarequalität — und die Art und Weise, wie die Software mit der Hardware interagiert, auf der sie läuft — ist daher von größter Bedeutung.

Eine Person steht vor einem Bildschirm und zeigt eine Präsentation über die RISC-V-Architektur.

White Paper

Nutzen Sie Daten auf Systemebene, um Manycore-KI-Chips zu optimieren

Es wird erwartet, dass die neuartigen Multicore-Architekturen von SoCs für maschinelles Lernen (ML) und künstliche Intelligenz (KI) zu enormen Verbesserungen der Energieeffizienz führen werden.

White Paper

Long-Tail-Latenz und Server-Debug

Lesen Sie in diesem Whitepaper mehr über die Auswirkungen von Long-Tail-Latenz und Server-Debug sowie detaillierte Softwarestrategien zur Latenzvermeidung und Leistungs-Debugging.

Vorführung

Lauterbach TRACE32 RISC-V-Spur

Erfahren Sie in diesem Demo-Video, wie Sie RISC-V-Trace mit Lauterbachs TRACE32-Lösung und dem Tessent Enhanced Trace Encoder durchführen.

Tessent Embedded Analytics

Schnelle, fehlerfreie und optimierte Bereitstellung

Debuggen

Optimierung

Bereitstellen

Lösungsbereiche erkunden

UltraSight-V

System-Debugging

Überwachung vor Ort

Meta erstellt eine Debug-Lösung für RISCV AI Accelerators

Wie Picocom 5G-SoCs und Netzwerke mit Tessent optimiert

Kalray optimiert komplexe Software mit Trace Encoder

Wie Seagate das Debuggen und die Optimierung mit Tessent verbessert

Reduzieren Sie die SoC-Validierungszeit mit Tessent

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Ashling

SiFive

Kodasip

Lauterbach

Nukleare Systemtechnologie

Technologie von Andes

Weitere Informationen

Nuclei arbeitet mit Siemens an einer RISC-V-Lösung zusammen

Risikomanagement in RISC-V mit eingebettetem Trace

Softwaredefinierte Fahrzeuge

RISC-V-Standard für effiziente Rückverfolgung (E-Trace)

SoC-Debug: Das Bedürfnis nach Sichtbarkeit

Nutzen Sie Daten auf Systemebene, um Manycore-KI-Chips zu optimieren

Long-Tail-Latenz und Server-Debug

Lauterbach TRACE32 RISC-V-Spur

FAQs

Wie kann ich Tessent Embedded Analytics verwenden, um die Leistung meines SoC zu verbessern?

Wie verwendet Tessent Embedded Analytics Nachrichten als Transportschicht?

Wie hilft Tessent Embedded Analytics dabei, die Ursache von Hardware- und Software-Deadlocks zu identifizieren?

Welche Funktionen der E-Trace-Spezifikation unterstützt die Siemens e-Trace IP?