ReqTracer

In diesem Webinar lernen Sie, wie Sie gleichzeitige Assertions mithilfe von SystemVerilog Assertions (SVA) implementieren, und erhalten ein tieferes Verständnis dafür, wie sie Ihre bestehenden Verifizierungsmethoden ergänzen können.

Harry Foster hebt die wichtigsten Ergebnisse der Wilson Research Group Functional Verification Study 2022 hervor und präsentiert seine Interpretation und Analyse der aktuellen Trends im ASIC- und FPGA-Design und -Verifikation.

In diesem Webinar erfahren Sie, wie das UVM Framework und Questa Verification IP Folgendes ermöglichen

Testbench-Erstellung an einem Tag, damit sich das Team darauf konzentrieren kann, Tests zu erstellen und die Berichterstattung abzuschließen.

In diesem Webinar werden wir Möglichkeiten untersuchen, leistungsstarke, wiederverwendbare Testbänke zu erstellen, indem wir die Signale verbergen und Ihren Testautoren einen Proxy zur Verfügung stellen, mit dem sie sofort mit dem Schreiben von Tests beginnen können.

In diesem Webinar lernen Sie, wie Sie Testbench-Transaktionen und Komponentenklassen erstellen, die einfach debuggt und wiederverwendet werden können. Zusätzliche Regeln werden für den SystemVerilog-Code angezeigt, um häufige Fehler zu verhindern.

In diesem Webinar erfahren Sie, dass SystemVerilog viele dynamische Daten- und Arraytypen hat. Ihnen wird angezeigt, welche Sie für Scoreboards, spärliche Speicher, Hash-Arrays, Testbänke und mehr auswählen müssen.

In diesem Webinar erfahren Sie, wie Sie Hardware-Register bis auf Bit-Ebene modellieren oder komplexe Datentypen erstellen können, die eine Mischung aus verschiedenen Elementen wie 4-State-Logik, 2-State-Ganzzahlen, reelle Zahlen und Aufzählungstypen enthalten.

In diesem Webinar lernen Sie, wie Sie Klassen für UVM-Transaktionen, auch bekannt als Sequenzelemente, erstellen. Ihnen wird auch angezeigt, wo diese erstellt und in einem Testbench verwendet werden und mit welcher Klasse Sie beginnen sollten.

In diesem Webinar lernen Sie, Klassen für UVM-Sequenzen zu erstellen, die eine oder mehrere Transaktionen enthalten, wie eine Testklasse eine Sequenz startet und wie Transaktionen zu und von der Sequenz in den Rest der Testbench fließen.

In diesem Webinar lernen Sie die beiden häufigsten Probleme kennen, wenn die Ergebnisse des Constraint-Solvers nicht Ihrer Absicht entsprechen: wie die Bewertungsregeln für Verilog-Ausdrücke gelten und wie sich die Wahrscheinlichkeit auf die Auswahl von Lösungswerten auswirkt.

In diesem Webinar lernen Sie die Änderungen von UVM 1800.2 gegenüber UVM 1.2 und 1.1d kennen, sodass Sie sich auf den neuen Standard vorbereiten können. Wir werden die wichtigsten Neuerungen in UVM 1800.2 behandeln und darüber, was im neuen UVM-Kochbuch steht.