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Einfarbiger Siemens-Hintergrund in tiefem Blau.
Gencellicon

Constraints Builder

Generieren Sie Zeitbeschränkungen aus RTL oder Netlist. Extrahieren, visualisieren und analysieren Sie Design-Clocking-Struktur und Propagierung für verschiedene Modi für jede Hierarchieebene. Constraints Builder generiert jede Art von Einschränkungen für jeden Modus für verschiedene nachgelagerte SOC-Entwurfsprozesse.

Erweiterte Timing-Constraint-Funktionen mit Excellicon

Die Übernahme ermöglicht es den SoC-Designern, den Designabschluss zu beschleunigen und die Korrektheit der Einschränkungen mit dem Management zu verbessern.

Warum Constraints Builder?

Constraints Builder ist das Compiler-Tool für formale Beschränkungen, das automatisch SDC für jeden Modus und jede Hierarchieebene generiert und so den Timing-Abschlusszyklus verkürzt. Constraints Builder kompiliert automatisch, leitet sie hierarchisch weiter und verwaltet Zeitbeschränkungen für die Abzeichnungsqualität von der jeweiligen Konstruktion für verschiedene Anwendungen.

Häufig gestellte Fragen

Der Prozess der Generierung von Beschränkungen beginnt mit der Erkennung, wobei das Tool an Endpunkten beginnt, Uhren und Modi durch Rückwärtsübertragung der Designebenen identifiziert, sodass Designer die Taktstruktur visualisieren und die Modi im Design bestimmen können.