Analysieren Sie optimale Partitionierungsszenarien des Entwurfs auf der Grundlage des Ziels des Designers. Machbarkeitsanalyse der RTL zur frühzeitigen Beseitigung physischer Probleme. Schätzen Sie PPA bei RTL ab und erstellen Sie frühzeitig einen Hallenplan. Generieren Sie Begleitmaterial für alle nachgelagerten Tools.
Gencellicon Chip Planner ist das erste Shift-Left-Tool, das es Designern ermöglicht, in sehr frühen Phasen einen tiefen Einblick in die physische Umsetzbarkeit ihres Designs zu gewinnen, ohne von herkömmlichen Implementierungstools abhängig zu sein. Designer können verschiedene Grundrissszenarien auf der Grundlage identifizierter Kennzahlen untersuchen, mit der Fähigkeit, Was-wäre-wenn-Analysen durchzuführen und das effizienteste Szenario für die Implementierung auszuwählen.
Der Chipplaner wurde so konzipiert, dass er die Möglichkeit bietet, die RTL zu erkunden und verschiedene Partitionierungsoptionen auf der Grundlage der ausgewählten Kriterien vorzuschlagen. Bei neuen RTL-Repartitionen wird das entsprechende SDC automatisch generiert.
Chip Planner bietet einen frühen Einblick in die physische Umsetzung des Entwurfs und bietet Was-wäre-wenn-Analysen für Designer, um die bestmöglichen Grundrisse zu treffen, indem sie einen von vielen automatisch generierten Grundrissen auswählen.
Die einzigartige Grundrissüberprüfung von Chip Planner ermöglicht es Designern, Grundrisse anhand des umfassenden Regelwerks der tatsächlichen Entwurfsbeschreibung zu überprüfen, um auf Inkonsistenzen zwischen RTL, Hallenplan, Hafenplatzierung und Routing zu überprüfen.