Katapultieren Sie hochrangige Synthese- und Verifizierungsereignisse

Bauen Sie den energieeffizientesten Inferenzbeschleuniger für Edge-Geräte, bei dem der Sieg an das Team geht, das pro Inferenz die niedrigste Energie erzielt. Sie müssen strenge Genauigkeits- und Gebietsanforderungen erfüllen, um zu gewinnen.

Nehmen Sie an diesem Webinar und dem HLS Summer Hackathon teil, um neuronale Python-Netzwerke mit Catapult AI NN in RTL-KI-Beschleuniger umzuwandeln, PPA-Kompromisse zu erkunden, in RISC-V zu integrieren und FPGA- oder ASIC-Edge-Designs ins Visier zu nehmen.

RISC-V: Maßgeschneiderte Prozessoren für Leistung/Effizienz. Lernen Sie HLS, um einen Wake-Word-Inferenz-Co-Prozessor zu bauen und zu integrieren, und vergleichen Sie in diesem Workshop Leistung, Leistung und Bereichsgewinne.

Edge-KI benötigt Energieeffizienz und Leistung. Ausgewogen mit kundenspezifischer Hardware! Erfahren Sie, wie HLS von Python zu maßgeschneiderter Hardware wird. Bauen Sie einen KI-Beschleuniger für Wake-Word-Inferenz und messen Sie HLS-Leistungs- und Leistungssteigerungen.

Entdecken Sie, wie Elektronikdesigner HLS verwenden können, um maßgeschneiderte Beschleuniger einzusetzen. Indem der Beschleuniger auf bestimmte Schlussfolgerungen zugeschnitten ist, kann er handelsübliche GPUs/TPUs übertreffen und einen geringeren Energieverbrauch bieten.

Besuchen Sie uns in München, wo fachkundige Vorträge zu einer Vielzahl von Themen abgehalten werden, sodass Sie neue Konzepte erkunden oder tief in Ihr Kernfachgebiet eintauchen können.

Nehmen Sie an unserer Veranstaltung in Nordamerika teil, einer speziellen Umgebung für den Austausch von Ideen, Informationen und bewährten Verfahren, die es Ihnen ermöglichen, in Ihrer Rolle eine Führungsrolle einzunehmen und mit Ihren Kunden erfolgreich zu sein.

In diesem Vortrag wird beschrieben, wie High-Level Synthesis (HLS) verwendet wird, um maßgeschneiderte KI-Beschleuniger zu entwickeln, die auf die ASIC- oder FPGA-Technologie ausgerichtet sind. Erfahren Sie, wie Sie KI-Inferenzierung praktisch in Ihren Edge-Systemen einsetzen können.

Eingebettete Systeme benötigen mehr Rechenleistung, als Prozessoren bereitstellen können. Hardwarebeschleuniger bieten eine Lösung. Diese Sitzung befasst sich mit HLS, der Umwandlung von C++ in RTL für ASICs/FPGAs, mit realen Beispielen in ML und Bildverarbeitung.

In diesem Workshop geht es um High-Level-Synthese und ihre Vorteile bei der schnellen und präzisen Herstellung von Hardwarebeschleunigern. Wir werden Schritt für Schritt den Entwurf und die Überprüfung des Wakeword-Algorithmus mithilfe von HLS behandeln.

Erkunden Sie die SoftMax-Architektur und Mikroarchitektur, um Leistung, Fläche und Ressourcen für Edge-Inferenz in Einklang zu bringen. Entdecken Sie agile FPGA-Design-Workflows, um mit den sich weiterentwickelnden Algorithmen Schritt zu halten.

In dieser praktischen Sitzung werden Sie in High-Level Synthesis eingeführt, eine Technologie, die eine C++-Funktion in eine Hardware-Implementierung umwandelt. Sie erstellen einen RISC-V-Coprozessor und integrieren ihn in ein Rocket Core-Design.

Entdecken Sie High-Level Synthesis und ihre Vorteile bei der schnellen und präzisen Herstellung von Hardwarebeschleunigern. Wir werden Schritt für Schritt den Entwurf und die Überprüfung des Wake Word-Algorithmus mithilfe von HLS behandeln.

Erkunden Sie mit uns die Möglichkeiten der EDA-KI und sehen Sie, was die Zukunft bereithält. Wir werden die große Vision einer speziell entwickelten zentralisierten EDA-KI-Plattform besprechen.

In diesem Workshop geht es um High-Level-Synthese und ihre Vorteile bei der schnellen und präzisen Herstellung von Hardwarebeschleunigern. Wir werden Schritt für Schritt den Entwurf und die Überprüfung des Wakeword-Algorithmus mithilfe von HLS behandeln.

Gewinnen Sie wertvolle Einblicke in die Herausforderungen und Lösungen beim Einsatz von ML in der Hardware. Verstehen Sie, wie HLS und hls4ml die Entwicklung von Hardwarebeschleunigern auf Basis neuronaler Netzwerke optimieren und für die Zukunft der Branche von grundlegender Bedeutung sind.

User2User ist Ihre Gelegenheit, zu lernen, zu wachsen und mit anderen technischen Experten in Kontakt zu treten, die mithilfe der EDA-Tools von Siemens Spitzenprodukte entwickeln.

Erfahren Sie, wie Sie mit HLS C++ in RTL für ASIC/FPGA konvertieren und benutzerdefinierte Beschleuniger aktivieren. Die Sitzung behandelt bewährte HLS-Practices und Beispiele aus der Praxis in ML und Bildverarbeitung für eingebettete Systeme.

Erkunden Sie High-Level Synthesis für die schnelle und präzise Erstellung von Hardwarebeschleunigern. Wir werden RTL-Design und Verifizierung mit dem Wakeword-Algorithmus behandeln und Catapult AI NN vorstellen, das HLS für eine schnellere KI-HW-Entwicklung auf Python erweitert.

Besuchen Sie uns auf der DVCon US: Nehmen Sie an unseren kurzen Workshops, Mittagessen, Vorträgen und Postersitzungen teil. Besuchen Sie uns am Stand 301, um zu erfahren, wie Siemens Ihnen helfen kann, schneller eine intelligentere Zukunft zu gestalten.

Besuchen Sie Siemens EDA, um sich auf die praktische Anwendung von Sprachen, Tools, Methoden und Standards für den Entwurf und die Überprüfung von elektronischen Systemen und integrierten Schaltungen zur Verbesserung Ihrer eigenen Abläufe zu konzentrieren.

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Schauen Sie sich die Keynote von Ankur Gupta an: Wie KI das Halbleiterdesign für Edge neu definiert
Dienstag, 10. September, um 11:15 Uhr

Die DVCon Taiwan ist die wichtigste Konferenz für Konstruktions- und Verifikationsingenieure, Forscher und Manager der taiwanesischen Halbleiter- und EDA-Industrie.

Besuchen Sie Siemens EDA, um sich auf die praktische Anwendung von Sprachen, Tools, Methoden und Standards für den Entwurf und die Überprüfung von elektronischen Systemen und integrierten Schaltungen zur Verbesserung Ihrer eigenen Abläufe zu konzentrieren.

Dieser Vortrag wird zeigen, wie HLS verwendet werden kann, um anhand einer einzigen algorithmischen Beschreibung schnell mehrere RTL-Implementierungen für einen KI-Beschleuniger zu erstellen und zu bewerten.

Besuchen Sie die Experten von Siemens Electronic Design Automation (EDA) auf der DAC 2024 vom 23. bis 27. Juni 2024 in San Francisco, Kalifornien.

Die Nachfrage nach Rechenleistung in eingebetteten Systemen wächst weiter. Die Übertragung von Funktionen auf HW-Beschleuniger ist entscheidend. HLS automatisiert, indem es C++-Funktionen in HW-Beschreibungen für ASICs oder FPGAs umwandelt, wodurch die Effizienz von IP und ML verbessert wird.

Nehmen Sie an unserem informativen Tutorial, Mittagessen, Workshops, Vorträgen und Postersitzungen teil und besuchen Sie unseren Ausstellungsstand, um zu erfahren, wie Siemens Ihnen helfen kann, schneller eine intelligentere Zukunft zu gestalten.

Wir werden zeigen, wie HLS verwendet werden kann, um bestimmte Funktionen aus dem 5G-L1-Stack von SW nach HW zu migrieren. HLS kann praktische 5G-Bereitstellungen ermöglichen, die sonst möglicherweise nicht möglich wären.

In diesem praktischen Kurs werden die Teilnehmer mithilfe von HLS einen Inferenzbeschleuniger entwickeln. Die Teilnehmer erhalten ein Verständnis dafür, wie ein maßgeschneiderter Inferenzbeschleuniger entwickelt werden kann und welche Vorteile er für ein eingebettetes System haben kann.

Entdecken Sie beispiellose Einblicke und Einblicke in das komplexe Funktionsverhalten von KI-SoC vom Tessent Embedded Analytics Analytics-Team der AIHW und erfahren Sie, wie Sie die Leistungsfähigkeit der RISC-V-Architektur für ASIC- und FPGA-basierte Designs nutzen können.

Catapult und PowerPro hatten dieses Jahr ziemlich viele Sessions bei DAC, darunter eine Session von NVIDIA und eine weitere von Telechips. Verwenden Sie die unten stehenden On-Demand-Links, um sich unsere Präsentationen am Stand anzusehen.

C.E.A. präsentiert eine Methode, die das Open-Source-DL-Framework N2D2 und Catapult HLS verbindet, um den Designprozess von Hardwarebeschleunigern zu reduzieren, sodass es möglich ist, mit neuen KI-Algorithmen Schritt zu halten.

Telechips hat eine AXI4-Master-IP entwickelt, die die vollständigen AXI4-Spezifikationen unter Verwendung von C++ HLS erfüllt und softwareähnlichen Zugriff auf DMA-Blöcke bietet und gleichzeitig einen hohen Durchsatz mit mehreren Outstanding- und Burst-Modellen erreicht.

Verwaltung der Komplexität einer HEVC-Encoder-Implementierung (Kvazaar) auf einem FPGA mit Catapult HLS

Dr. Panu Sjövall wird Aufschluss darüber geben, wie sie ihren eingebetteten ECHTZEIT-HEVC-Intra-Encoder auf HW mit Catapult HLS implementieren konnten.

Dieses Webinar stellt eine einfache und robuste Quantisierungsmethode vor, die auf einer Wertebereichsanalyse basiert.

High-Level-Synthese war ein ziemlich heißes Thema auf der U2U in Nordamerika und Europa. Schauen Sie sich alle unsere U2U-Sessions 2023 an.

Auf IP-Ebene wurde innerhalb eines Jahres ein ISP mit Catapult erstellt, eine Aufgabe, die mit herkömmlichem RTL unmöglich gewesen wäre. Um die Abhängigkeit von der Erfahrung eines Designers zu reduzieren, haben wir ein KI-gestütztes DSE-Tool eingeführt.

Erfahren Sie mehr über das Webinar „Architectural Improvements for Low-Power and Functional Safety of Dataflow CNN Accelerators Using HLS“.

Erfahren Sie, wie C++ und SystemC/MatchLib HLS mehr sind, als nur SystemC in RTL zu konvertieren. Wir behandeln die Sprachauswahl, die Erforschung der Architektur, die Leistungsschätzung und die Optimierung, die alle dazu beitragen, wettbewerbsfähige RTL schnell und günstig bereitzustellen.

Designablauf einschließlich HW/SW-Co-Design und HLS, das es Entwicklern ermöglicht, rechenintensive Funktionen von Software, die auf einem eingebetteten Prozessor läuft, auf einen HW-basierten Beschleuniger als lose gekoppeltes busbasiertes Peripheriegerät zu migrieren.

Erfahren Sie, wie Sie High-Level Synthesis verwenden können, um von Python zu synthetisierbarem RTL zu wechseln, um einen benutzerdefinierten KI-Beschleuniger schneller und einfacher bereitzustellen, als Sie es für möglich gehalten haben.

Cornell stellt HiSparse vor: Beschleuniger für die Multiplikation dichter Vektoren mit dünner Matrix. Ihre spärlichen Beschleuniger nutzen sowohl die HLS-Implementierung als auch die Simulation und bieten eine vielversprechende Beschleunigung mit erhöhter Bandbreite und Energieeffizienz.

FNAL demonstriert, dass ein NN-Autoencoder-Modell in einem strahlungstoleranten ASIC implementiert werden kann, um eine verlustbehaftete Datenkomprimierung durchzuführen. Dies mildert das Datenübertragungsproblem und bewahrt gleichzeitig die kritischen Informationen des Detektorenergieprofils.

5G-Standards öffnen die Welt der Hardwareentwicklung für jeden, der die besten, kostengünstigsten Produkte bauen kann. Catapult, Questa und Veloce ermöglichen integrierte, zuverlässige Design- und Verifikationslösungen für das 5G-Systemdesign.

ASA Microsystems,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,.

In diesem Webinar werden wir dieses neue Modell des datengesteuerten Hardwaredesigns vorstellen, das deutlich bessere Hard- und Software hervorbringt — genau optimiert für bestimmte Anwendungen.

In diesem Tutorial wird die HLS-Algorithmus-Transformation anhand eines Beispielalgorithmus von einer vollständigen Softwareimplementierung zu einer leistungsstarken, effizienten Implementierung mit einer Mischung aus Hardware- und Softwareelementen demonstriert.

Überblick darüber, was HLS ist und wie es verwendet werden kann, um anwendungsspezifische Beschleuniger zu erstellen. Es wird zeigen, wie diese Beschleuniger aus Hardware- und Softwaresicht in ein prozessorbasiertes System integriert werden können.

HLS ermöglicht ein echtes HW/SW-Co-Design, indem es eine genaue Partitionierung ermöglicht
Erkundung und Austausch von Funktionen zwischen SW- und HW-Beschleuniger zu
Optimieren Sie den Busverkehr, die Speicherauslastung und die Prozessorlast.

Die Akzeptanz von HLS für das Chipdesign wird durch die zunehmende Komplexität von Design und Verifizierung sowie den Druck auf die Zeit bis zur Markteinführung vorangetrieben. HLS ermöglicht es Designern, ihre Chips schneller auf den Markt zu bringen, indem der gesamte Entwurfs- und Verifizierungsablauf verkürzt wird.

In diesem Vortrag wird untersucht, wie HLS verwendet werden kann, um die Daten bereitzustellen, die für wichtige Kompromissentscheidungen beim Design erforderlich sind, und es wird behandelt, wie HLS die Systemverifizierung in einem MBSE-Flow ermöglichen kann und wie HLS Lieferkettenrisiken mindern kann.

Um zu verstehen, welcher Catapult HLS-Flow für unsere Bedürfnisse bei JPL-NASA besser geeignet ist, haben wir den Harris Corner Detector-Bildverarbeitungskern sowohl in C++ ohne Zeitmessung als auch in SystemC mit Zeitmessung implementiert. Die aus jedem Flow gewonnenen Erkenntnisse werden präsentiert.

Dieses Tutorial behandelt die Frage der Designqualität aus einer einzigartigen Perspektive.

In diesem Workshop wird gezeigt, wie das Beispieldesign auf verschiedenen Abstraktionsebenen abläuft und die verschiedenen Verifikationsziele untersucht, die in jeder Phase des Entwurfsprozesses erreicht werden können.

Harvard beleuchtet ihre agile Methode für das Co-Design und die gemeinsame Verifizierung von Algorithmen und Hardware, die auf High-Level Synthesis basiert und es ihnen ermöglichte, den Aufwand für das Frontend-VLSI-Design um Größenordnungen zu reduzieren.

In dieser Sitzung wird gezeigt, wie man verschiedene Arten von Beschleunigern mit HLS erstellt und wie man sie in RISC-V-Prozessordesigns integriert. Als Beispiele werden ein KI-Inferenzalgorithmus und ein Verschlüsselungsalgorithmus verwendet.

Die Bereitstellung eines Algorithmus in der Hardware erfordert ein Verständnis des Algorithmus und seiner Datenabhängigkeiten. Wir beschreiben einen automatisierten Weg, um diese Erkenntnisse aus einer C++-Beschreibung mit einem automatisierten Pfad zu RTL über HLS zu gewinnen.

Die Bereitstellung eines Algorithmus in der Hardware erfordert ein Verständnis des Algorithmus und seiner Datenabhängigkeiten. Wir beschreiben einen automatisierten Weg, um diese Erkenntnisse aus einer C++-Beschreibung mit einem automatisierten Pfad zu RTL über HLS zu gewinnen.

Dieses Webinar zeigt, wie man auf einer höheren Abstraktionsebene schneller eine umfassende Verifizierung erreichen kann, aber trotzdem bekannte und vertrauenswürdige RTL-Verifikationstechniken anwenden kann.

Die Präsentation wird einen umfassenden technischen Überblick über die Catapult HLS-Plattform geben, die Sie in Ihren zukünftigen Projekten verwenden können, um Ihren Entwicklungsprozess zu beschleunigen.

In dieser Diskussionsrunde werden wir einige interessante Ansätze des HW/SW-Codesigns und die Vor- und Nachteile dieser Ansätze erörtern. Moderiert von Anoop Saha und Russell Klein von Siemens und zusammen mit Thierry Tambe von der Harvard University.

Dieser Vortrag wird sich auf Silizium für den Edge und die Designoptionen konzentrieren, die den Einsatz leistungsstarker Algorithmen für maschinelles Lernen auf winziger, kostengünstiger, energieeffizienter Hardware unterstützen.

KI steht kurz davor, in eingebetteten Systemen allgegenwärtig zu werden. Erfahren Sie, wie Inferenzen effektiv in Geräten mit geringem Stromverbrauch und eingeschränkter Rechenleistung eingesetzt werden können, ohne dass Sie ein wirklich langes Verlängerungskabel mitbringen müssen.

Keynote über Grundlagentechnologien — von HLS bis hin zum Hardware-Software-Codesign. Er behandelt die Vergangenheit, Gegenwart und Zukunft des Silizium-Designprozesses, die Disruptionen und die neuesten technologischen Trends.