Katapult-Synthese und Verifikation auf hoher Ebene

Catapult verfügt über das breiteste Portfolio an Hardwaredesignlösungen für C++ und SystemC-basierte High-Level-Synthesis (HLS). Der physikalisch bewusste Multi-VT-Modus von Catapult mit Schätzung und Optimierung mit geringem Stromverbrauch sowie eine Reihe führender Verifikationslösungen machen Catapult HLS zu mehr als nur „C to RTL“.

HLS & HLV bevorstehende Veranstaltungen HLS- und HLV-Ressourcenbibliothek

Catapult High-Level Synthesis Solutions

Die

High-Level-Syntheselösungen von Catapult bieten C++- und SystemC-Sprachunterstützung, FPGA- und ASIC-Unabhängigkeit, ASIC-Leistungsschätzung und -optimierung sowie die neuesten Entwicklungen im Bereich Physical Aware Multi-VT-Bereichs und Leistungsoptimierung, um Ihre Designs zu verbessern.

C++/SystemC Synthesis

Ein umfassender HLS-Flow, der C++ oder SystemC als Designinput verwendet und optimal auf ASIC-, eFPGA- oder FPGA-Implementierungen abzielt, die auf Frequenz- und Zieltechnologie abgestimmt sind.

Low-Power-Lösungen

Wenn es um die frühe Erforschung des Weltraums, die Leistungsschätzung und die Optimierung für ASIC-RTL mit geringem Stromverbrauch geht, generiert Catapult eine hocheffiziente RTL, die mit unserem optimiert ist PowerPro Technologie unter der Haube.

Eine Vektorgrafik eines Katapults mit beschrifteten Teilen wie „Arm“, „Counterweight“ und „Trigger“.

KI-Lösungen

Catapult AI verbessert HLS für eine beschleunigte Entwurfserkundung, Quantisierungsanalyse und Leistungs-, Leistungs- und Flächenprognose.

Catapult High-Level Verification Solutions

Beschleunigen Sie Ihren High-Level Verification (HLV) -Flow mit bekannten und vertrauenswürdigen Methoden mithilfe der Catapult HLV-Plattform. Reduzieren Sie die Bearbeitungszeit und die Kosten für die SoC-Verifizierung insgesamt um bis zu 80%, indem Sie High-Level Design Checking, Code/Functional Coverage sowie statische und formale Methoden nutzen.

Catapult Coverage

HLS-fähige Codeabdeckung, einschließlich Unterstützung für Statement, Branch, Condition, Expression (FEC) und Array-Zugriffsabdeckung sowie von SystemVerilog inspirierte funktionale Abdeckung mit Unterstützung für Covergroups, Coverpoints, Bins und Crosses.

Catapult Formal Verification Tools

Finden Sie formell Fehler, Unklarheiten und Probleme beim Problemdesign oder Fehler bei Benutzereinschränkungen zu einem frühen Zeitpunkt des HLS-Prozesses. Selbst bei unterschiedlichen Zeitpunkten und Schnittstellen ermöglicht Catapult Formal die Überprüfung und einen Deckungsabschluss.

SLEC System

Überprüfen Sie mithilfe von SLEC die Richtigkeit von RTL anhand Ihrer High-Level-Modelle. Dies ermöglicht den Nachweis, dass Spezifikation und Implementierung trotz unterschiedlicher Sprache, Zeitpunkt oder Abstraktion identisch sind.

Überprüfung auf hoher Ebene

Questa HL-SystemC

Eine umfassende Designverifizierung mit der Questa HL-SYC-Erweiterung hilft dabei, Probleme vor der Synthese zu vermeiden, indem die Überprüfung bereits zu einem früheren Zeitpunkt des Ablaufs gestartet wird.