C++/SystemC Synthesis
Ein umfassender HLS-Flow, der C++ oder SystemC als Design-Input verwendet und optimal auf ASIC-, eFPGA- oder FPGA-Implementierungen abzielt, die auf Frequenz- und Zieltechnologie abgestimmt sind.
Catapult hat das breiteste Portfolio an Hardware-Designlösungen für C++ und SystemC-basierte High-Level Synthesis (HLS). Der physisch bewusste Multi-VT-Modus von Catapult mit Schätzung und Optimierung bei geringem Stromverbrauch sowie eine Reihe führender Verifikationslösungen machen Catapult HLS zu mehr als nur „C to RTL“.
In den letzten Jahren hat die Einführung von HLS für das Chipdesign explosionsartig zugenommen, was auf die zunehmende Komplexität von Design und Verifizierung sowie den Druck auf die Zeit bis zur Markteinführung zurückzuführen ist. Catapult HLS ermöglicht es Designern, ihre Chips schneller auf den Markt zu bringen, indem der gesamte Design- und Verifikationsablauf verkürzt wird.
Die High-Level-Syntheselösungen von Catapult bieten C++- und SystemC-Sprachunterstützung, FPGA- und ASIC-Unabhängigkeit, ASIC-Leistungsschätzung und -optimierung sowie die neuesten Entwicklungen im Bereich Physical Aware Multi-VT-Bereichs und Leistungsoptimierung, um Ihre Designs zu verbessern.
Beschleunigen Sie Ihren High-Level Verification (HLV) -Flow mit bekannten und vertrauenswürdigen Methoden mithilfe der Catapult HLV Platform. Reduzieren Sie Ihre gesamte Bearbeitungszeit und Ihre Kosten für die SoC-Verifizierung um bis zu 80%, indem Sie High-Level Design Checking, Code/Functional Coverage und statische sowie formale Methoden nutzen.
Finden Sie heraus, wie die Catapult High-Level Synthesis and Verification-Plattform es Ihnen ermöglicht, mehr und besser zu machen. Erfahren Sie mehr über KI/ML, Deep Learning, Computer Vision, Kommunikation, Video und mehr. Die High-Level Synthesis and Verification (HLS & HLV) -Tools von Siemens bieten den Wettbewerbsvorteil, den Sie benötigen.
