Ausweitung der physischen Verifizierung von der IC-Welt auf die Welt der fortschrittlichen Verpackungen, um die Herstellbarkeit von Mehrformgehäusen zu verbessern. Verwenden Sie ein Calibre-Cockpit für DRC, LVS und PEX auf Montageebene, ohne die herkömmlichen Verpackungsformate und Werkzeuge zu unterbrechen.
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Bei Verpackungstechnologien wie Fan-Out-Wafer-Level-Packaging (FOWLP) kann das Verpackungsdesign und der Überprüfungsprozess eine Herausforderung darstellen. Da die FOWLP-Fertigung auf „Wafer-Ebene“ erfolgt, beinhaltet sie, ähnlich wie beim SoC-Fertigungsablauf, eine Maskengenerierung. Damit die Entwickler sicherstellen können, dass FOWLP von der Gießerei oder dem OSAT-Unternehmen hergestellt werden kann, müssen solide Abläufe für das Gehäusedesign und die Verifizierung vorhanden sein. Das Xpedition® Enterprise Printed Circuit Board (PCB) -Plattform bietet eine Co-Design- und Verifizierungsplattform, die sowohl Umgebungen für das Gehäusedesign als auch physische SoC-Verifizierungstools für FOWLP nutzt. Calibre 3DStack Die Funktionalität erweitert die Calibre-Die-Level-Signoff-Verifizierung um die DRC- und LVS-Prüfung kompletter Multi-Die-Systeme, einschließlich Verpackungen auf Wafer-Ebene, an jedem Prozessknoten, ohne dass der aktuelle Werkzeugfluss unterbrochen oder neue Datenformate erforderlich sind.
Die. Wafer-Level-Packaging (WLP) ermöglicht einen höheren Formfaktor und eine verbesserte Leistung im Vergleich zu integrierten Schaltkreisen (SoC) -Designs (System-on-Chip). Es gibt zwar viele Designstile für Verpackungen auf Wafer-Ebene, aber das Fan-Out-Wafer-Level-Packaging (FOWLP) ist eine beliebte siliziumvalidierte Technologie. Damit die FOWLP-Konstrukteure jedoch eine akzeptable Ausbeute und Leistung sicherstellen können, müssen Unternehmen für elektronische Designautomatisierung (EDA), ausgelagerte Halbleitermontage und -tests (OSATs) und Gießereien zusammenarbeiten, um konsistente, einheitliche, automatisierte Design- und physische Verifikationsabläufe zu etablieren. Die Kombination von Umgebungen für das Paketdesign mit SoC-Tools für die physische Verifizierung stellt sicher, dass die erforderlichen Plattformen für das gemeinsame Design und die Verifizierung vorhanden sind. Mit den erweiterten Designfunktionen für Leiterplatten (PCB) des Xpedition Unternehmensplattform und die erweiterte GDSII-basierte Verifizierungsfunktion der Calibre-Plattform in Kombination mit Calibre 3DStack Dank der Erweiterung können Konstrukteure jetzt die DRC- und LVS-Verifizierung auf Calibre-Ebene Signoff auf eine Vielzahl von gestapelten 2,5D- und 3D-Stanzwerkzeugen, einschließlich FOWLP, anwenden, um Herstellbarkeit und Leistung sicherzustellen.
Das Calibre 3DStack Das Tool erweitert die Signoff-Verifizierung auf Calibre-Ebene um die vollständige Signoff-Verifizierung einer Vielzahl von gestapelten 2,5D- und 3D-Stanzwerkzeugen. Konstrukteure können die Signoff DRC- und LVS-Prüfung kompletter Mehrwerkzeugsysteme an jedem beliebigen Prozessknoten unter Verwendung vorhandener Werkzeugabläufe und Datenformate durchführen.
Das Calibre 3DStack Das Tool ermöglicht es Konstrukteuren, die genaue Ausrichtung zwischen den verschiedenen Düsen in einer Baugruppe mit mehreren Düsen zu überprüfen.
Das Calibre 3DStack Das Tool unterstützt die Verbindungsprüfung auf Systemebene für die Montage von Multi-Die-Gehäusen, sodass Konstrukteure überprüfen können, ob die Chips, Interposer und Gehäuse wie vorgesehen angeschlossen sind.
Das Calibre 3DStack Das Tool ermöglicht es Designern, die Konnektivität von eigenständigen Interposer/Paketen zu überprüfen, ohne die einzelnen Datenbanken für die Werkzeugkonstruktion einzubeziehen.
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Die Calibre-Toolsuite bietet eine genaue, effiziente und umfassende IC-Verifizierung und -Optimierung für alle Prozessknoten und Designstile und minimiert gleichzeitig den Ressourcenverbrauch und die Zeitpläne für das Tapeout.
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