Da Halbleiterdesigns immer fortschrittlicher werden und die Komplexität von SoCs zunimmt, können Verifizierungsengpässe die Zeitpläne verzögern und die Siliziumqualität beeinträchtigen. Die zweite Generation von Verilog-to-LVS (V2LVS) von Calibre führt eine modulare, parallele Architektur ein, die die Übersetzung von Netzlisten drastisch beschleunigt, den Speicherverbrauch um bis zu 92% reduziert und erweiterte Debugging-Einblicke bietet. Neue Berichtsfunktionen, Verbesserungen bei der Handhabung von Stromversorgungs- und Bodennetzen und Verbesserungen der Benutzererfahrung sorgen für ein zuverlässiges, skalierbares Layout im Vergleich zur schematischen Abzeichnung. In diesem Whitepaper werden die architektonischen Innovationen und benutzerorientierten Fortschritte innerhalb des neuen V2LVS untersucht. Dabei werden echte Kundenvorteile, verbesserte Effizienz und ein Plan für zukünftige Funktionen in der digitalen Designverifizierung hervorgehoben.
