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Nahaufnahme eines Computerchips.
Bewährte Verfahren für die Verpackung von Halbleitern

Integrierte Planung und Prototyping auf Systemebene

Multi-Chiplet/ASIC-Pakete mit heterogener Integration erfordern eine frühzeitige Montageplanung, wenn Leistungs-, Flächen- und Kostenziele erreicht werden sollen.

Planung und Kooptimierung der IC-Paketmontage

Eine integrierte Lösung für die Planung und Prototypenentwicklung von IC-Paketen ermöglicht es Architekten und Designern, komplette IC-Gehäusebaugruppen im Hinblick auf Leistung, Fläche und Kosten zu konstruieren und zu optimieren und einen gut qualifizierten Prototyp für die Implementierung zu liefern.

VIDEO ZUM VERPACKEN VON HALBLEITERN

Hierarchische Geräteplanung

Dieses Video zeigt, wie eine hierarchische Geräteplanung einen Chiplet/Chip konstruieren kann, der dann als Gerät exportiert und der Grundriss auf einem Siliziumsubstrat repliziert wird.

Integrierte Planungsressourcen auf Systemebene

Erfahren Sie mehr über die integrierte IC-Paketplanung auf Systemebene und das Prototyping von Systemkonnektivitätsmanagement, domänenübergreifender Verbindungsoptimierung und 3D-Baugruppenverifizierung.

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Konnektivitätsmanagement
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Verwaltung der Systemkonnektivität

Konstruktion und Visualisierung der logischen Konnektivität von IC-Gehäusedesigns mit mehreren Chips, mehreren Komponenten und mehreren Substraten auf Systemebene.

Domänenübergreifendes Interconnect-Image
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Optimierung der domänenübergreifenden Interconnect-Verbindung

Visualization des Systems als Grundriss-in-Grundrissansicht mit Konnektivität. Die regelbasierte Konnektivitätsoptimierung kann über ein Signal, einen Bus oder eine Schnittstelle ausgeführt werden. Breakout-Routing kann leicht hinzugefügt werden, um die Systemoptimierung voranzutreiben.

Calibre 3DStack
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Calibre 3DSTACK

3DSTACK wird von Xpedition Substrate Integrator gesteuert und identifiziert Geometrien pro Schicht pro Düse in der Baugruppe eindeutig und ermöglicht so eine genaue LVS-Baugruppenüberprüfung und Gesamtverifizierung.