Toto Visualizer Debug Environment

V tomto webináři se dozvíte, jak jsou ladění tvaru vlny, ladění zdroje a připojení pro Verilog a VHDL úzce integrovány s laděním třídy a UVM, s prohlížením transakcí, podporou prostředí SystemVerilog, SystemC, C ++ a C.

V tomto webináři se naučíte, jak řešit složité výzvy testovacího zařízení UVM v Post (třída ve tvaru vlny, schematický pohled), režimu LiveSim (body přerušení) a rychleji najít hlavní příčinu pomocí automatizovaného sledování časové kauzality zpět.

V tomto webináři se dozvíte, že když je integrováno ladění softwaru a hardwaru, lze události sledovat od softwaru k hardwaru a zpět přes SoC, což šetří čas a zlepšuje vaše techniky ladění vestavěného softwaru.

V tomto webináři se dozvíte, že můžete analyzovat a ladit problémy s pokrytím pomocí dostupných dat návrhu a tvaru vlny, najít nekryté položky pomocí kódu a funkčního pokrytí a opravit je pomocí režimu ladění pokrytí.

V tomto webináři se zaměříme na (interaktivní) ladění živé simulace, zahrnující techniky, jako jsou: nastavení bodů přerušení a procházení zdrojovým kódem, použití zásobníku volání k pochopení aktuálního vlákna provádění.




.

V tomto webináři se seznámíte s Visualizer Debug Environment pro VHDL a UVM při učení; ladění tvaru vlny a zdrojového kódu, sledování ovladačů a x-tracing, ladění po a živé simulaci a ladění UVM.

.

V tomto webináři se seznámíte s Visualizer Debug Environment for Verilog a UVM při učení; ladění tvaru vlny a zdrojového kódu, sledování ovladačů a x-tracing, ladění po a živé simulaci a ladění UVM.

.

V tomto webináři se dozvíte, že Visualizer poskytuje viditelnost UVM ve všech oknech včetně okna vlny, okna zdrojového kódu, okna sledování. Zlomové body mohou být
sada, včetně podmíněných a instancí.

V tomto webináři se dozvíte, jak vytvořít/aktualizovat UVM kód tak, aby byl použitelný záznam transakcí, Debug transakcí v okně Wave — barvení, vyhledávání atd. a příklad s ukázkovým kódem UVMF.

V tomto webináři odpovíme na devět hlavních otázek požadovaných pro ladění nízkého výkonu ve vašem návrhu, včetně; proč je ladění s nízkou spotřebou tak komplikované, funguje izolace a retence správně a jak kontrolujete záměr napájení.

V tomto webináři se naučíte, jak se orientovat v komplexních prostředích UVM, rychle si najít cestu kolem kódu a při řešení 10 nejlepších běžných UVM vyvolávajících problémy s config_db, továrním a prováděním sekvence.

V tomto webináři sdílíme kritický pohled na minulé, současné a budoucí výzvy pro ladění, zkoumáme situace v reálném světě (z let zkušeností) v návrhu a ověřování SoC a popisujeme špičkové techniky.

V tomto webináři se dozvíte, jak moderní ladění řeší běžné výzvy, včetně; produktivní metodologie ladění, pronásledování ovladačů v simulaci, ladění UVM, návrh řízeného napájení a ladění dlouhého emulačního běhu.

V tomto webináři se dozvíte, jak využíváte to nejlepší ze staré i nové školy - metodiky ověřování (UVM, randomizace, zlaté referenční modely) k rychlejšímu nalezení problémů a lepší odpovědi „jsem ještě hotový“.

V tomto webináři se naučíte datové struktury testbench pomocí „procházet toto“ (fronty, popisovače objektů, asociativní pole lze prozkoumat) a checkpoint & restore, abyste se vyhnuli procházení fázemi resetování k nalezení chyb.