Platforma EDA pro ověřování IC a optimalizaci DFM

Nejen, že se zvýšil počet kontrol pravidel návrhu, ale také drasticky vzrostly typy kontrol a operace, což podporuje potřebu většího a rychlejšího výpočtu při zachování přesnosti a přesnosti.

Hustá a hierarchická rozvržení, rostoucí složitost obvodů, a složitá slévárenská pravidla znamenají, že spuštění a ladění LVS a parazitů k zajištění předvídatelnosti obvodů může být časově náročné a náročné na zdroje.

Zvyšující se složitost návrhu a zvýšené zaměření na spolehlivost na všech úrovních návrhu čipu, od IP po plný čip, činí přesné a úplné ověření problémů spolehlivosti integrovaných obvodů zásadní, ale náročné.

Optimalizace DFM pomáhá návrhářům vyvážit výkon, výkon a oblast s vyrobitelností, ale důsledné uplatňování více optimalizačních strategií je často obtížný a náročný úkol.

Návrháři musí spravovat a procházet mezi několika nástroji návrhu a ověřování v průběhu celého toku návrhu. Ruční vyvolání, vlastní kód rozhraní a nedostatek konzistentní prezentace snižují produktivitu a jednotnost.