Události syntézy a ověřování na vysoké úrovni katapultu

Vestavěné systémy vyžadují více výpočetního výkonu, než mohou procesory poskytnout. Hardwarové akcelerátory nabízejí řešení. Tato relace zkoumá HLS, přeměnu C ++ na RTL pro ASIC/FPGA, s příklady z reálného světa v oblasti ML a zpracování obrazu.

Tato přednáška popíše, jak používat syntézu na vysoké úrovni (HLS) k vývoji přizpůsobených akcelerátorů AI zaměřených na technologii ASIC nebo FPGA. Zjistěte, jak můžete prakticky nasadit odvození umělé inteligence ve svých hraničních systémech.

Připojte se k nám na naší akci v Severní Americe, což je vyhrazené prostředí pro výměnu nápadů, informace a osvědčené postupy, které vám umožní vést ve vaší roli a dosáhnout úspěchu se svými zákazníky.

Připojte se k nám v Mnichově, kde budou vzájemně poskytovaná technická setkání sdílena napříč celou řadou témat, abyste mohli prozkoumat nové koncepty nebo se ponořit hluboko do své základní oblasti odborných znalostí.

Tento workshop se bude zabývat syntézou na vysoké úrovni a jejími výhodami při výrobě hardwarových akcelerátorů rychle a přesně. Pokryjeme krok za krokem návrh a ověření algoritmu Wakeword pomocí HLS.

Prozkoumejte architekturu a mikroarchitekturu SoftMax pro vyvážení výkonu, oblasti a zdrojů pro odvozování okrajů. Objevte agilní pracovní postupy návrhu FPGA, abyste drželi krok s vyvíjejícími se algoritmy.

Tato praktická relace vás seznámí s High-Level Synthesis, technologií, která převádí funkci C ++ na hardwarovou implementaci. Vytvoříte koprocesor RISC-V a integrujete jej do designu Rocket Core.

Objevte syntézu na vysoké úrovni a její výhody v rychlé a přesné výrobě hardwarových akcelerátorů. Pokryjeme krok za krokem návrh a ověření algoritmu Wake Word pomocí HLS.

Připojte se k nám a prozkoumejte možnosti EDA AI a podívejte se, co přinese budoucnost. Budeme diskutovat o velké vizi účelové centralizované platformy EDA AI.

Tento workshop se bude zabývat syntézou na vysoké úrovni a jejími výhodami při výrobě hardwarových akcelerátorů rychle a přesně. Pokryjeme krok za krokem návrh a ověření algoritmu Wakeword pomocí HLS.

Získejte cenný přehled o výzvách a řešeních nasazení ML v hardwaru. Pochopte, jak HLS a hls4ml zefektivňují vývoj hardwarových akcelerátorů založených na neuronových sítích a jsou zásadní pro budoucnost tohoto odvětví.

User2User je vaše příležitost učit se, růst a spojit se s ostatními technickými odborníky, kteří navrhují špičkové produkty pomocí nástrojů Siemens EDA.

Naučte se používat HLS k převodu C ++ na RTL pro ASIC/FPGA, umožňující vlastní akcelerátory. Relace pokrývá osvědčené postupy HLS a příklady reálného světa v oblasti ML a zpracování obrazu pro vestavěné systémy.

Prozkoumejte syntézu na vysoké úrovni pro rychlé a přesné vytváření hardwarového akcelerátoru. Pokryjeme návrh a ověření RTL pomocí algoritmu Wakeword a představíme Catapult AI NN, rozšíření HLS na Python pro rychlejší vývoj AI HW.

Připojte se k nám na DVCon US: zúčastněte se našich krátkých workshopů, obědů, příspěvků a posterových relací. Navštivte nás ve stánku 301 a zjistěte, jak vám Siemens může pomoci rychleji vytvořit chytřejší budoucnost.

Navštivte společnost Siemens EDA a zaměřte se na praktické aplikace jazyků, nástrojů, metodik a norem pro návrh a ověřování elektronických systémů a integrovaných obvodů pro zlepšení vašich vlastních toků.

Navštivte společnost Siemens EDA a zaměřte se na praktické aplikace jazyků, nástrojů, metodik a norem pro návrh a ověřování elektronických systémů a integrovaných obvodů pro zlepšení vašich vlastních toků.

Přijďte se podívat na hlavní řeč Ankur Gupty: Jak AI předefinuje design polovodičů pro Edge
úterý 10. září v 11:15

Navštivte společnost Siemens EDA a zaměřte se na praktické aplikace jazyků, nástrojů, metodik a norem pro návrh a ověřování elektronických systémů a integrovaných obvodů pro zlepšení vašich vlastních toků.

Navštivte společnost Siemens EDA a zaměřte se na praktické aplikace jazyků, nástrojů, metodik a norem pro návrh a ověřování elektronických systémů a integrovaných obvodů pro zlepšení vašich vlastních toků.

Tato přednáška ukáže, jak lze HLS použít k rychlému vytvoření a hodnocení více implementací RTL pro akcelerátor AI z jediného algoritmického popisu.

Navštivte odborníky Siemens na automatizaci elektronického designu (EDA) na DAC 2024 ve dnech 23.-27. června 2024 v San Francisku v Kalifornii.

Poptávka po výpočetním výkonu ve vestavěných systémech stále roste. Přesun funkcí do HW urychlovačů je zásadní. HLS se automatizuje převodem funkcí C ++ na popisy HW pro ASIC nebo FPGA, čímž zvyšuje efektivitu v IP a ML.

Zúčastněte se našeho informativního výukového programu, obědů, workshopů, příspěvků a posterových zasedání a navštivte náš výstavní stánek, kde se dozvíte, jak vám Siemens může pomoci rychleji navrhnout chytřejší budoucnost.

Ukážeme, jak lze HLS použít k migraci konkrétních funkcí ze zásobníku 5G L1 ze SW do HW. HLS může umožnit praktické nasazení 5G, které by jinak nebylo možné.

Tato praktická třída umožní účastníkům vyvinout akcelerátor odvozování pomocí HLS. Účastníci získají pochopení toho, jak vytvořit akcelerátor odvozování na míru a výhody, které může přinést vestavěnému systému.

Objevte bezkonkurenční viditelnost a poznatky o komplexním funkčním chování AI SoC od týmu Tessent Embedded Analytics v AIHW a dozvíte se o využití síly architektury RISC-V pro návrhy založené na ASIC a FPGA.

Catapult a PowerPro měli letos na DAC docela dost zasedání s relací od NVIDIA a další od Telechips. Pomocí níže uvedených odkazů na vyžádání se podívejte na naše prezentace na stánku.

C.E.A. představuje metodiku, která překlenuje open-source rámec DL N2D2 a Catapult HLS, aby pomohla snížit proces návrhu hardwarových akcelerátorů, což umožňuje držet krok s novými algoritmy AI.

Telechips navrhl AXI4 master IP, který splňuje úplné specifikace AXI4 pomocí C ++ HLS, poskytuje softwarový přístup k blokům DMA a zároveň dosahuje vysoké propustnosti pomocí více vynikajících a sériových výpadků.

Řízení složitosti implementace HEVC Encoder (Kvazaar) na FPGA pomocí katapultu HLS

Dr. Panu Sjövall osvětlí, jak byli schopni implementovat svůj vestavěný intra enkodér HEVC v reálném čase na HW pomocí Catapult HLS.

Tento webinář představuje jednoduchou a robustní metodiku kvantizace založenou na analýze rozsahu hodnot.

Syntéza na vysoké úrovni byla na U2U v Severní Americe a Evropě docela horkým tématem. Podívejte se na všechny naše 2023 U2U relace.

Na úrovni IP byl ISP vytvořen během jednoho roku pomocí Catapultu, což je úkol, který by byl při použití tradičního RTL nemožný. Abychom snížili závislost na zkušenostech designérů, představili jsme nástroj DSE podporovaný umělou inteligencí.

Zjistěte více o webináři „Architektonická vylepšení pro nízkoenergetickou a funkční bezpečnost akcelerátorů CNN datového toku pomocí HLS“.

Zjistěte, jak C++ a SystemC/Matchlib HLS jsou víc než jen převod SystemC na RTL. Zabýváme se výběrem jazyka, průzkumem architektury, odhadem výkonu a optimalizací, které všechny pracují na poskytování konkurenceschopného RTL rychle a levně.

Tok návrhu včetně společného návrhu HW/SW a HLS, který vývojářům umožňuje migrovat výpočetně náročné funkce ze SW běžícího na vestavěném procesoru na akcelerátor založený na HW jako periferní zařízení založené na volně propojené sběrnici.

Naučte se, jak můžete pomocí syntézy na vysoké úrovni přejít z Pythonu k syntetizovatelnému RTL a nasadit vlastní akcelerátor AI rychleji a snadněji, než jste si mysleli, že je možné.

Cornell uvádí HiSparse: urychlovač násobení hustého vektoru s řídkou maticí. Díky implementaci a simulaci HLS poskytují jejich řídké akcelerátory slibné zrychlení se zvýšenou šířkou pásma a energetickou účinností.

FNAL demonstruje, že model autoenkodéru NN může být implementován v ASIC tolerantním vůči záření za účelem provedení ztrátové komprese dat. To zmírňuje problém s přenosem dat při zachování kritických informací o energetickém profilu detektoru.

Standardy 5G otevírají svět vývoje hardwaru každému, kdo dokáže vytvořit nejlepší a cenově výhodné produkty. Catapult, Questa a Veloce umožňují integrovaná, spolehlivá konstrukční a ověřovací řešení pro návrh systému 5G.

本 ウ ビ ナ ー、特 別 招 待 講 演。

V tomto webináři, budeme sdílet tento nový model hardwarového designu řízeného daty, který produkuje dramaticky lepší hardware a software - přísně optimalizovaný pro konkrétní aplikace.

Tento tutoriál demonstruje transformaci algoritmu HLS na příkladu algoritmu z úplné implementace softwaru na vysoce výkonnou, efektivní implementaci se směsí hardwarových a softwarových prvků.

Přehled toho, co je HLS a jak jej lze použít k vytvoření akcelerátorů specifických pro aplikaci. Ukáže, jak lze tyto akcelerátory integrovat do systému založeného na procesoru z hlediska hardwaru a softwaru.

HLS umožňuje skutečný společný návrh HW/SW umožněním přesného rozdělení

průzkum a výměna funkcí mezi SW a HW urychlovačem

optimalizovat provoz sběrnice, využití paměti a zatížení procesoru.

Přijetí HLS pro návrh čipů je řízeno rostoucí složitostí návrhu a ověřování a časovým tlakem na trh. HLS umožňuje návrhářům dostat své čipy na trh rychleji zkrácením celkového toku návrhu a ověřování.

Tato přednáška prozkoumá, jak lze HLS použít k poskytování dat potřebných k rozhodování o kritických kompromisech při návrhu, a pokryje, jak může HLS umožnit ověření systému v toku MBSE, a jak může HLS zmírnit rizika dodavatelského řetězce.

Abychom pochopili, který tok Catapult HLS je vhodnější pro naše potřeby v JPL-NASA, implementovali jsme jádro zpracování obrazu Harris Corner Detector v nečasovaném C ++ i časovaném SystemC. Budou prezentovány poznatky získané z každého toku.

Tento tutoriál přistoupí k otázce kvality designu z jedinečné perspektivy.

Tento workshop ukáže příklad návrhu běžícího na různých úrovních abstrakce a prozkoumá různé ověřovací cíle, kterých lze dosáhnout v každé fázi procesu návrhu.

Harvard vrhá světlo na jejich agilní metodologii společného návrhu algoritmu a hardwaru a společné ověřování poháněnou High-Level Synthesis, což jim umožnilo snížit úsilí o návrh front-end VLSI o řády.

Tato relace ukáže, jak vytvořit různé typy akcelerátorů pomocí HLS a jak je integrovat do návrhů procesorů RISC-V. Jako příklady bude použit algoritmus vyvozování AI a šifrovací algoritmus.

Nasazení algoritmu v hardwaru vyžaduje pochopení algoritmu a jeho datových závislostí. Popíšeme automatizovaný způsob, jak získat tyto poznatky z popisu C ++ s automatizovanou cestou k RTL prostřednictvím HLS.

Nasazení algoritmu v hardwaru vyžaduje pochopení algoritmu a jeho datových závislostí. Popíšeme automatizovaný způsob, jak získat tyto poznatky z popisu C ++ s automatizovanou cestou k RTL prostřednictvím HLS.

Tento webinář ukazuje, jak lze dosáhnout komplexního ověření rychleji na vyšší úrovni abstrakce, ale přesto použít známé a důvěryhodné techniky ověřování RTL.

Prezentace poskytne technický přehled platformy Catapult HLS na vysoké úrovni, kterou můžete použít ve svých budoucích projektech k urychlení procesu vývoje.

V tomto kulatém stole, budeme diskutovat o některých zajímavých přístupech kodesignu HW/SW a výhodách a nevýhodách těchto přístupů. Moderuje Anoop Saha a Russell Klein ze společnosti Siemens a připojil se k němu Thierry Tambe z Harvardské univerzity.

Tato přednáška se zaměří na křemík pro okraje a možnosti designu, které pomáhají nasazovat výkonné algoritmy strojového učení na malém levném energeticky účinném hardwaru.

AI je připravena stát se všudypřítomnou ve vestavěných systémech. Zjistěte, jak lze odvození efektivně nasadit v zařízeních s nízkým výkonem a výpočetně omezenými zařízeními, aniž byste museli mít s sebou opravdu dlouhý prodlužovací kabel.

Hlavní přednáška pokrývající základní technologie - od HLS po kodesign hardwarového softwaru, pokrývající minulost, současnost a budoucnost procesu návrhu křemíku, narušení, a nejnovější technologické trendy.