Jak se konstrukce polovodičů stávají pokročilejšími a složitost SoC roste, úzká místa ověřování mohou oddálit plány a ohrozit kvalitu křemíku. Verilog-to-LVS (V2LVS) druhé generace Calibre představuje modulární paralelní architekturu, která dramaticky urychluje překlad netlistu, snižuje spotřebu paměti až o 92% a poskytuje lepší přehled o ladění. Nové reportování, řízení sítě/pozemní sítě a vylepšení uživatelského prostředí zajišťují spolehlivé, škálovatelné rozložení oproti schematickému podpisu. Tento článek zkoumá architektonické inovace a uživatelsky orientované pokroky v novém V2LVS, zdůrazňuje skutečné výhody pro zákazníky, zlepšenou efektivitu a plán budoucích schopností v oblasti ověřování digitálního designu.
