Akce a webináře Siemens EDA

Podívejte se, jak Tessent MemoryBist integruje ECC pro zvýšení výrobního výtěžku: ECC bitové maskování, prevenci úniku testů a opravy podporované ECC jako samostatné řešení nebo řešení spárované s redundancí pro spolehlivost v systému.

Získejte podrobnosti o Questa 2026.1: rychlejší regresní výkon, nové funkce viditelnosti ladění a vylepšení uzavření pokrytí pro řešení rostoucí složitosti prostředí UVM/SystemVerilog.

V tomto webináři vám ukážeme, jak vám adaptabilní doplňky umožňují rozšířit Xpedition Standard na vyžádání: analýzu integrity signálu před a po rozvržení (powered by HyperLynx), rigid-flex design a pokročilý co-design ECAD-MCAD.

Zjistěte, jak strategie hodinového hradlování pomocí modulových reportů identifikují příležitosti kaskádové optimalizace hluboko v cestách ventilátoru a ventilátoru a maximalizují ušetřené watty za technickou hodinu, což umožňuje návrh s nízkou spotřebou energie.

Zjistěte, jak vám jazyk PSS umožňuje určit záměr ověření a použít Questa One k vytvoření náhodných testů pro vás; a ty lze „realizovat“ tak, aby fungovaly na různých platformách, nástrojích a fázích ověřování.

Prozkoumejte architekturu a mikroarchitekturu SoftMax pro vyvážení výkonu, oblasti a zdrojů pro odvozování okrajů. Objevte agilní pracovní postupy návrhu FPGA, abyste drželi krok s vyvíjejícími se algoritmy.

Objevte, jak Questa One Sim urychluje simulaci s technologií ParallelSIM, vestavěným PSS, řešením omezení VHDL, automatickým vyloučením pokrytí kódem a dalšími pro RTL, simulace na úrovni brány a pokrytí.

Tento webinář představí protokol UALink se zaměřením na jeho architekturu a klíčové funkce, které umožňují škálovatelné systémy AI; poté se ponořte do základních schopností Siemens Avery UALink Verification IP.

Tento webinář představí protokol UALink se zaměřením na jeho architekturu a klíčové funkce, které umožňují škálovatelné systémy AI; poté se ponořte do základních schopností Siemens Avery UALink Verification IP.

Objevte syntézu na vysoké úrovni a její výhody v rychlé a přesné výrobě hardwarových akcelerátorů. Pokryjeme krok za krokem návrh a ověření algoritmu Wake Word pomocí HLS.

Silové pracovní postupy vytvářejí úzká místa, která zpomalují návrhové cykly a ohrožují kvalitu. Tento webinář představuje nový přístup k synergickým ověřovacím prostředím využívajícím integrovaný ekosystém Questa™ Developer/IVE.

Objevte, jak Aprisa AI a systém Siemens EDA AI zvyšují produktivitu RTL-to-GDS 10x, efektivitu výpočetního času 3x a PPA o 10% s ML a RL, generativní a agentní AI pro zrychlené učení a automatizaci pracovních postupů EDA.

Tento webinář ukazuje, jak Questa One Property Assist mění uživatelské výzvy na optimalizované výzvy LLM, načítá řešení poskytovaná LLM, a představuje pro uživatele nejlépe generované vlastnosti SVA.

Tento webinář představuje Questa One Sim CX, inovativní simulační řešení založené na pokrytí, které přináší revoluci v ověřování UVM automatizací odvozování pokrytí a stimulů a generování předpětí do nekrytých oblastí.

Zjistěte, jak řešení Questa One DFT Verification v kombinaci s Tessent Silicon Lifecycle Solutions přináší vývoj v uživatelské zkušenosti a výkonu při řešení těchto nově vznikajících problémů s ověřováním.

Zjistěte, jak Questa One Sim FX optimalizuje chybové kampaně pomocí optimalizace seznamu chyb a možností hodnocení testů, a bezproblémovou integrací se stávajícími prostředími testbenchů, a komplexními možnostmi analýzy chyb.

Objevte, jak se Questa Verification IQ Testplan Author integruje s nástroji pro správu životního cyklu aplikací (Siemens Polarion a Jama) a poskytuje společné řešení sledovatelnosti, které transformuje váš pracovní postup ověřování

Tato relace představila transformační řešení propojených platforem s přístupy založenými na datech a integrací AI k řešení problémů, kterým čelí vzájemné závislosti, omezení a efektivita pracovních sil a zajištění kvality.

V tomto webináři prozkoumáme, jak funkční třídění poruch zvyšuje pokrytí vad. Naučte se výhody integrace funkčního třídění poruch do procesů DFT, konkrétně řešení poruch, které nelze testovat pomocí skenovacích testů.

Tato relace pokrývala Avery Verification IP for Ethernet 1.6T, Infiniband, UALink a UEC; poskytuje komplexní pokrytí protokolů, škálovatelnost a pokročilé ladění pro ověření složitých návrhů konektivity nové generace.

Tento webinář se ponoří do kritické role ověření hardwarového zabezpečení a nastíní, proč je nezbytné pro ochranu moderních návrhů FPGA od RTL až po bitový tok FPGA. Doporučeno: Bitwise od Red Balloon Security

V tomto webináři prozkoumáme sílu ladicího kódu a funkčního pokrytí, zatímco simulace RTL stále běží, a jak může interaktivní analýza pokrytí vést k výrazně rychlejšímu návrhu a spuštění testovací stanice.

Tato relace ukáže, jak urychlit analýzu hlavních příčin a snížit obrat ladění pomocí Questa Verification IQ Regression Navigator - nové generace kolaborativního ověřovacího řešení založeného na prohlížeči založeného na datech.

Tato relace se ponoří do pokročilých funkcí ověřovací IP PCIe Gen 7 společnosti Avery, včetně dynamického vytváření testbenchů, sofistikovaného generování provozu, injekce chyb a kontrol souladu s protokoly

Tento webinář se zaměří na používání SafetyScope v celém cyklu bezpečnostního návrhu: architektonická fáze, fáze RTL a fáze postsyntézy. Ukázky: Metriky FIT a ISO 26262, co když analýza k dosažení ASIL B, optimalizované seznamy chyb.

Ladění testovacích stolů může být výzvou, takže tento webinář ukáže možnosti zjednodušení a urychlení procesu, jako je základní krokování čáry, monitorování dynamických proměnných, ladění omezení a vizualizace topologie UVM

Tento webinář vás vybaví komplexními metodami dodržování předpisů v oblasti bezpečnosti a zabezpečení pro řešení současných a vznikajících požadavků na návrhy FPGA pomocí kontroly ekvivalence FPGA od RTL po bitstream.

Tato relace prozkoumá výkonné funkce Smart Regression v rámci Questa Verification IQ Regression Navigator společnosti Siemens EDA - nové generace kolaborativního ověřovacího řešení založeného na prohlížeči založeného na AI/ML datech.

Tento webinář ukáže omezení stávajícího ověřování referenčního modelu FPU C ++ vs. alternativní tok využívající formální kontrolu vlastností k efektivnímu ověření návrhů FPU; zajištění jejich přesnosti a spolehlivosti.