這個視覺化器調試環境

在本網絡研討會中，您將了解 Verilog 和 VHDL 的波形調試，源代碼和連接調試如何與類和 UVM 調試緊密集成，具有交易查看，支持 SystemVerilog，SystemC，C ++ 和 C 環境。

在本網絡研討會中，您將學習如何在 Post（波形類別，示意圖視圖），LiveSIM 模式（斷點）中解決複雜的 UVM 測試台挑戰，並通過自動時間因果追踪回來更快地找到根本原因。

在本網絡研討會中，您將了解，當軟件和硬件調試集成時，可以從軟件到硬件，並在 SoC 中追踪事件，從而節省時間並改進嵌入式軟件調試技術。

在本網絡研討會中，您將了解您可以通過可用的設計和波形數據的幫助來分析和調試覆蓋問題，使用代碼和功能覆蓋範圍查找未發現的項目，並使用覆蓋調試模式修復它們。

在本網絡研討會中，我們將專注於實時模擬（互動式）調試，涵蓋如：設置中斷點和逐步瀏覽源代碼，使用呼叫堆疊來了解當前執行線程。

。

在本網路研討會中，您將介紹適用於 VHDL 和 UVM 的 Visualizer Debug Environment，同時學習; 波形和源代碼調試、驅動程式和 x 追蹤、後期和即時模擬調試和 UVM 除錯。

。

在本網絡研討會中，您將介紹 Verilog 和 UVM 的 Visualizer Debug Environment，同時學習；波形和源代碼調試，驅動程序和 x 跟踪，後期和實時模擬調試和 UVM 調試。

。

在本網絡研討會中，您將了解 Visualizer 在所有視窗中提供 UVM 可見性，包括波視窗，源代碼窗口，觀看窗口。中斷點可以是

設置，包括條件和基於實例。

在本網絡研討會中，您將學習如何創建/更新 UVM 代碼以使交易記錄可用，Wave 窗口中的交易調試 — 著色，搜索等，以及帶有 UVMF 示例代碼的示例。

在本網路研討會中，我們將回答設計中調試低功率的前九個問題，包括：為什麼低功率調試如此複雜，隔離和保留是否正常運作，以及如何檢查電源意圖。

在本網路研討會中，您將學習如何瀏覽複雜的 UVM 環境，快速找到代碼的方式，同時解決前 10 個常見的 UVM 引起 config_db、Factory 和序列執行的問題。

在本次網路研討會中，我們分享了對過去、現在和未來的調試挑戰的重要觀察，探索 SoC 設計和驗證的現實世界情況（從多年的經驗），並描述領先的技術。

在本網絡研討會中，您將了解現代除錯如何解決常見挑戰，包括：高效的調試方法，在模擬中追蹤驅動程式、除錯 UVM、電源管理設計以及調試長時間模擬運行。

在本網絡研討會中，您將了解如何使用世界舊和新學校的最好的驗證方法（UVM，隨機化，黃金參考模型）來更快地找到問題並更好地回答「我還完成了嗎？」

在本網絡研討會中，您將使用「瀏覽此」（佇列，對象處理器，關聯數組都可以探索）以及檢查點和還原來學習測試台數據結構，以避免執行重置階段以查找錯誤。