高級合成與驗證

與傳統 RTL 相比，西門子的高級合成 (HLS) 和驗證 (HLV) 平台可改善您的 ASIC 和 FPGA 設計和驗證流程。除了獨特的 HLV 解決方案之外，使用 C ++ 或 SystemC Catapult 還可以在性能、功率和面積方面提供領先的結果質量。

HLS 及 HLV 即將舉行的活動 HLS 和高度高度管理系統資源庫

趨勢與技術

RTL 設計和驗證太慢且昂貴

RTL 生產力，尤其是對新的複雜增值區塊而言，已停滯。在無線、5G、AI/ML、汽車或視頻/影像處理中提供矽優勢的新型架構所帶來的設計和驗證挑戰，並不使設計團隊的生活變得更輕鬆。

建築探索

您的硬體系統效能會受到限制嗎？您是否選擇了正確的基本記憶體架構？還是您只在系統集成期間才發現？高級合成可加速您的設計空間探索。

投射您的設計

最佳電源效能和面積

為您的設計需求提供最佳效能、功率和面積的平衡非常困難。效能太少、電力過多或面積過多，您可能會錯過產品週期。利用 HLS 來更好、更快速地進行設計。

優化您的 PPA

您還在調試 RTL 嗎？

RTL 後期發現錯誤意味著錯誤意味著錯過了機會，具有較低的競爭力，磁帶延遲和 ECO 的麻煩。Catapult HLS 設計和驗證可提供正確的第一次 RTL 設計，降低伺服器和工具成本。

使用 HLS 更快地找到錯誤

投射器高級合成解決方案

Catapult 高階合成解決方案提供 C++ 和 SystemC 語言支援、FPGA 和 ASIC 獨立性、ASIC 功率估算和最佳化，以及最新的物理感知多重 VT 區域和效能最佳化，以提升您的設計。

C++/SystemC Synthesis

全面的 HLS 流程採用 C ++ 或 systemC 作為設計輸入，並最佳定位針對頻率和目標技術調整的 ASIC，eFPGA 或 FPGA 實現。

低功率解決方案

在初期設計空間探索、功率估算和針對低功率 ASIC RTL 的最佳化方面，Catapult 產生高效率 RTL，該 RTL 可以在引擎蓋下使用我們的 PowerPro 技術進行最佳化。

人工智能解決方案

Catapult AI 增強了 HLS，以加速設計探索、量化分析和效能、功率和面積預測。

投射器高級驗證解決方案

使用 Catapult HLV 平台使用已知且值得信賴的方法加快您的高級驗證 (HLV) 流程。利用高級設計檢查、程式碼/功能覆蓋以及靜態加正式方法，將您的整體 SoC 驗證處理時間和成本降低高達 80%。

Catapult Coverage

HLS 感知程式碼涵蓋範圍，包括對陳述式、分支、條件、運算式 (FEC) 和陣列存取覆蓋範圍，以及系統 Verilog 啟發的功能覆蓋範圍，並支援封面群組、覆蓋點、儲存區和交叉。

Catapult Formal Verification Tools

在 HLS 程序的早期正式找到錯誤、不明確性和問題設計問題或使用者限制錯誤。即使在時間和介面上有差異，Catapult Formal 也可以實現驗證和覆蓋關閉流程。

SLEC System

使用 SLEC 檢查 RTL 與高級模型的正確性。能夠證明規格和實現是相同的，儘管語言、時間或抽象方式有差異。

高級驗證

Questa HL-SystemC

透過 Questa HL-SYC 擴充功能進行高階設計驗證，藉由在流程中提早開始驗證，有助於在合成前消除問題。