概述
電路設計
模擬混合信號設計流程，提供設計擷取、模擬設定、啟動和結果分析驗證。<br/><br/>
主要特點
客製化 IC 設計擷取
S-Edit 可提高生產力，同時處理最複雜的 IC 設計。建立線路圖後，可以設定、啟動所需的類比混合模擬執行，並分析結果。然後，可以使用示意圖驅動的配置來驅動配置過程。
處理您最複雜的全自訂設計
- 原生在開放存取
- 每個單元格的多個視圖以支持類比混合信號設計，包括：SPICE，線路圖，Verilog，Verilog-A，配置，Verilog-AMS，VHDL 和 VHDL-AMS 視圖
- 通過 SDL 和 ECO 加快線路圖到配置過程
- 由來自 30 多家鑄造廠的 180 多家 PDK 支持
- 使用 Tcl/TK 命令語言完全可編寫和擴展
功能齊全的線路圖擷取環境
- 進階陣列和匯流排支援
- 支援繼承連線
- 比較兩個示意圖並視覺化顯示差異
- 在線路圖、佈局和 Calibre LVS 報表之間的交叉探測，具有網路/設備突出顯示
- 可配置的線路圖電氣規則檢查 (ERC)
- 與修訂控制工具整合
- 適用於 Linux 和 Windows
模擬設定、啟動和結果檢視
- 快速查看所有模擬運行的通過/失敗模擬狀態
- 返回將 DC OP 模擬結果和設備的 AC 小信號參數直接註釋到示意圖
- 可為不同的模擬分析或模擬器組定義多個測試台
- 輕鬆設置掃描、轉角、蒙特卡洛和其他分析
- 追蹤並彙總專案的所有模擬測量
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