FormalPro 使用靜態正式驗證技術來證明設計在功能上與其黃金參考相同。這比傳統的閘門級模擬快一次-使用 FormalPro 可以在數小時甚至幾分鐘內進行驗證需要數天或數週的設計。
快速證明設計在功能上相同-比較 RTL 與閘口網列表進行合成,從閘到門網列表進行佈局旋轉。使用一個工具和流程進行所有設計。
使用靜態正式驗證技術,快速驗證數百萬門設計,並大幅縮短驗證時間。使用全面的除錯工具可識別錯誤位置/原因,以及獨特的「如果」功能來調查現有驗證工作階段內的設計修改功能來更正設計的最快路徑。
FormalPro 和精密合成為 FPGA 的等效檢查提供獨特的集成。Precision 會自動產生一個包含合成最佳化資訊的 FVI 設定檔,從而可靠的按鈕 RTL 進行網清單等效檢查。此流程中支持 AMD Xilinx 和微芯片(微半)FPGA 設備。
正式專業版和 Precision Hi-Rel 是業界唯一證明 RTL 和降低 FPGA 設計之間的功能相等性的集成。Precision 會自動產生一個包含合成最佳化和緩解資訊的 FVI 設定檔,使可靠的按鈕 RTL 連接網清單,以減輕閘道網清單等效檢查。
加入討論新主題、功能、內容和技術專家。
存取詳細的使用者應用程式備註、訓練資源等。
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