High-Level Verification Solutions

西門子為高級設計提供領先的產品和方法，在設計過程的多個點提供解決方案。設計檢查，代碼和功能覆蓋以及 C ++ 和 SystemC 等效檢查的正式驗證。

投射器 High-Level Verification Solutions

使

用 Catapult HLV 平台使用已知且值得信賴的方法加快您的高級驗證 (HLV) 流程。利用高級設計檢查、程式碼/功能覆蓋以及靜態加正式方法，將您的整體 SoC 驗證處理時間和成本降低高達 80%。

HLS 感知程式碼涵蓋範圍，包括對陳述式、分支、條件、運算式 (FEC) 和陣列存取覆蓋範圍，以及系統 Verilog 啟發的功能覆蓋範圍，並支援封面群組、覆蓋點、儲存區和交叉。

在 HLS 程序的早期正式找到錯誤、不明確性和問題設計問題或使用者限制錯誤。即使在時間和介面上有差異，Catapult Formal 也可以實現驗證和覆蓋關閉流程。

使用 SLEC 檢查 RTL 與高級模型的正確性。能夠證明規格和實現是相同的，儘管語言、時間或抽象方式有差異。

透過 Questa HL-SYC 擴充功能進行高階設計驗證，藉由在流程中提早開始驗證，有助於在合成前消除問題。