投射器高級合成和驗證事件

為邊緣裝置建置最節能的推論加速器，勝利將取得每次推論最低能量的團隊。您需要滿足嚴格的準確性和面積要求才能獲勝。

加入本次網絡研討會和 HLS 夏季黑客賽事，將 Python 神經網絡轉換為具有 Catapult AI NN 的 RTL AI 加速器，探索 PPA 的交換，與 RISC-V 集成，並定位 FPGA 或 ASIC 邊緣設計。

RISC-V：針對效能/效率量身定制處理器。在本工作坊中，學習 HLS 以構建和整合喚醒單詞推論共同處理器，並比較功率、效能和區域增益。

邊緣 AI 需要電源效率和效能。與定制硬件平衡！了解 HLS 如何從 Python 轉變為定制硬體。建置 AI 加速器，用於喚醒單詞推論並衡量 HLS 功率/性能增益。

探索電子設計師如何使用 HLS 部署自訂加速器。通過根據特定推論量身定制加速器，它可以優於現貨的 GPU/TPU，從而降低能源消耗。

加入我們在慕尼黑，在這裡將分享各種主題的同行技術會議，以便您可以探索新概念或深入深入探索您的核心專業領域。

與我們一起參加我們的北美活動，這是一個專門的環境，可以交換想法，信息和最佳實踐，使您能夠領導您的角色並與客戶取得成功。

本講座將介紹如何使用高級合成（HLS）開發定制定制的 AI 加速器，以 ASIC 或 FPGA 技術為目標。了解如何在邊緣系統中實際部署 AI 推論。

嵌入式系統需要比處理器提供更多的運算能力。硬體加速器提供解決方案。本會議探討 HLS，將 C ++ 轉換為適用於 ASIC/FPGA 的 RTL，並在機器學習和圖像處理方面的實際示例。

本研討會將介紹高級合成以及其快速準確生產硬件加速器的好處。我們將介紹使用 HLS Wakeword 算法的分步設計和驗證。

探索 SoftMax 架構和微架構，以平衡效能、面積和邊緣推論的資源。探索敏捷的 FPGA 設計工作流程，以跟上不斷演進的演算法。

這個實踐會話將向您介紹高級合成，這是一種將 C ++ 函數轉換為硬件實現的技術。您將創建 RISC-V 共處理器並將其整合到火箭核心設計中。

探索高級合成以及其快速準確生產硬體加速器的優點。我們將介紹使用 HLS 的 Wake Word 算法的分步設計和驗證。

加入我們，探索 EDA AI 的功能，看看未來將來的發展。我們將討論建立專門的集中式 EDA AI 平台的宏偉願景。

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深入了解在硬體中部署 ML 的挑戰和解決方案。了解 HLS 和 hls4ml 如何簡化基於神經網絡硬件加速器的開發，並對業界未來是基本的基礎。

User2User 是您學習、成長並與使用西門子 EDA 工具設計尖端產品的技術專家聯繫的機會。

了解如何使用 HLS 將 C ++ 轉換為 ASIC/FPGA 的 RTL，以啟用自定義加速器。會議涵蓋嵌入式系統的 ML 和圖像處理的 HLS 最佳實踐和實際實例。

探索高級合成，以快速準確的硬體加速器創建。我們將使用 Wakeword 算法介紹 RTL 設計和驗證，並展示 Catapult AI NN，將 HLS 擴展到 Python，以便更快 AI 硬件開發。

加入我們的 DVCon US：參加我們的簡短工作坊、午餐會、論文和海報會。參觀我們的 301 攤位，了解西門子如何幫助您更快地設計更聰明的未來。

參觀西門子 EDA，專注於設計和驗證電子系統和集成電路的語言、工具、方法和標準的實際應用，以改善您自己的流程。

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來看看 Ankur Gupta 的主題演講：AI 如何重新定義邊緣的半導體設計
9 月 10 日星期二上午 11 時 15 分

DVCon 台灣是台灣半導體和 EDA 行業的設計和驗證工程師、研究人員和經理的首要會議。

參觀西門子 EDA，專注於設計和驗證電子系統和集成電路的語言、工具、方法和標準的實際應用，以改善您自己的流程。

本講座將展示如何使用 HLS 從單一算法描述快速創建和評估 AI 加速器的多個 RTL 實現。

在 2024 年 6 月 23 日至 27 日在加利福尼亞舊金山舉行的 DAC 2024 年度參觀西門子電子設計自動化 (EDA) 專家。

嵌入式系統對運算功率的需求不斷增長。將功能移至 HW 加速器至關重要。HLS 通過將 C ++ 函數轉換為 ASIC 或 FPGA 的 HW 描述來自動化，從而提高 IP 和 ML 的效率。

參加我們豐富的教學課程、午餐會、工作坊、論文和海報會議，並參觀我們的展覽攤位，了解西門子如何幫助您更快地設計更聰明的未來。

我們將展示 HLS 如何用於將特定功能從 5G L1 堆疊從軟件遷移到硬件。HLS 可以實現實用的 5G 部署，這種情況下可能無法實現。

這個實踐課程將讓與會者使用 HLS 開發推論加速器。參加者將了解如何創建定制推論加速器以及它可以為嵌入式系統帶來的好處。

探索 AIHW Tessent Embedded Analytics 團隊對 AI SoC 複雜功能行為的無與倫比的可見性和洞察，並了解如何利用 RISC-V 架構的力量進行 ASIC 和 FPGA 的設計。

今年，Catapult 和 PowerPro 在 DAC 上舉行了相當多會議，其中包括 NVIDIA 的一場會議和電信技術的另一個會議。請使用下面的隨選鏈接來查看我們的展位內簡報。

C.E.A. 提供了一種連接開源 DL 框架 N2D2 和 Catapult HLS 的方法，以幫助減少硬件加速器的設計過程，使得可以跟上新的 AI 算法。

Telechips 設計了 AXI4 主 IP，使用 C++ HLS 符合 AXI4 完整規格，提供類似軟體的 DMA 區塊存取，同時使用多種優異和連拍功能實現高輸送量。

使用彈射器 HLS 管理 FPGA 上 HEVC 編碼器 (Kvazaar) 實作的複雜性

Panu Sjövall 博士將介紹他們如何能夠使用 Catapult HLS 在 HW 上實現嵌入式實時 HEVC 內部編碼器。

本網路研討會介紹基於價值範圍分析的簡單而強大的量化方法。

高級合成是北美和歐洲 U2U 的一個相當熱門話題。查看我們所有 2023 年 U2U 會議。

在 IP 層級上，使用 Catapult 在一年內創建了一個 ISP，這一任務使用傳統 RTL 是不可能的。為了減少對設計師體驗的依賴性，我們引入了 AI 輔助 DSE 工具。

了解更多關於網絡研討會「使用 HLS 的資料流 CNN 加速器的低功耗和功能安全的架構改進」的更多信息。

了解 C ++ 和系統 C/Matchlib HLS 如何不僅僅將 SystemC 轉換為 RTL。我們將涵蓋語言選擇、架構探索、功率估算和最佳化，這些都有助於快速且便宜地提供具競爭力的 RTL。

設計流程包括 HW/SW 共同設計和 HLS，允許開發人員將運算密集功能從嵌入式處理器上執行的軟體遷移到基於 HW 的加速器，作為鬆散耦合的總線基於周邊設備。

了解如何使用高級合成從 Python 轉換為可合成 RTL，以比您想像的更快，更輕鬆地部署自定義 AI 加速器。

康奈爾引入 HisParse：稀疏矩陣密度向量乘法的加速器。使用 HLS 實作和模擬，它們的稀疏加速器可以提供有前途的加速，並提高頻寬和能源效率。

FNAL 示範 NN 自動編碼器模型可以在耐輻射的 ASIC 中實現以執行損耗資料壓縮。這可以減輕數據傳輸問題，同時保留探測器能源設定檔的關鍵信息。

5G 標準將硬件開發世界給任何能夠構建最佳、具成本效益的產品的人。Catapult、Questa 和 Veloce 為 5G 系統設計提供整合、可靠的設計和驗證解決方案。

本ウビナー、特別招待講演講演和 ASA 微系統社、社長、三輪晴治氏、「日本半導體業業命 ～ 新い半導體品製な。

在本次網路研討會中，我們將分享這種資料驅動硬體設計的新模型，該模型可產生顯著更好的硬體和軟體，並且針對特定應用程式進行嚴密

本教程將在範例演算法上演示 HLS 演算法轉換，從完整的軟件實現到具有硬件和軟件元素混合的高性能高效實現。

概述 HLS 是什麼以及如何使用它來建立應用程式特定的加速器。它將展示這些加速器如何從硬件和軟件的角度集成到基於處理器的系統中。

HLS 通過啟用準確的分區，實現真正的 HW/SW 共同設計
在軟件和硬件加速器之間的功能探索和交換到
優化匯流排流量、記憶體使用率和處理器負載。

HLS 對晶片設計的採用是由於設計與驗證複雜度增加，以及應付市場壓力的時間。HLS 使設計師能夠縮短整體設計和驗證流程，更快地將其芯片上市。

本講座將探討如何使用 HLS 來提供作出關鍵設計平衡決策所需的資料，並介紹 HLS 如何在 MBSE 流程中實現系統驗證，以及 HLS 如何降低供應鏈風險。

為了瞭解哪個彈藥 HLS 流程更適合我們在 JPL-NASA 的需求，我們在未定時 C ++ 和定時系統 C 中實現了哈里斯角探測器圖像處理核心。將介紹每個流程中獲得的教訓。

本教程將從獨特的角度來解決設計質量的問題。

本工作坊將展示在不同的抽象層級運行的設計範例，探討在設計過程的每個階段可以實現的不同驗證目標。

哈佛大學揭示了他們的靈活演算法-硬件共同設計和共同驗證方法，這使他們能夠以一次降低前端 VLSI 設計工作。

本會議將展示如何使用 HLS 創建不同類型的加速器，以及如何將它們整合到 RISC-V 處理器設計中。將使用 AI 推論算法和加密算法作為示例。

在硬體中部署演算法需要了解演算法及其資料依賴關係。我們將描述一種通過 HLS 通過 RTL 的自動路徑從 C ++ 描述中獲得這些見解的自動化方法。

在硬體中部署演算法需要了解演算法及其資料依賴關係。我們將描述一種通過 HLS 通過 RTL 的自動路徑從 C ++ 描述中獲得這些見解的自動化方法。

本網路研討會演示了如何在更高的抽象層級中更快地實現全面驗證，但仍然應用已知且值得信賴的 RTL 驗證技術。

本簡報將提供 Catapult HLS 平台的高級技術概述，您可以在未來的項目中使用，以加快開發過程。

在這個圓桌會議中，我們將討論一些有趣的 HW/SW 共同設計的方法以及這些方法的優缺點。由西門子的 Anoop Saha 和羅素·克萊恩主持，哈佛大學的 Thierry Tambe 加入。

本講座將專注於邊緣的矽，以及有助於在低成本節能硬體上部署強大的機器學習演算法的設計選擇。

AI 已準備在嵌入式系統中無處不在。了解如何在低功耗、受計算限制的裝置中有效地部署推論，而無需攜帶非常長的延長線。

主題演講涵蓋啟用技術 — 從 HLS 到硬體軟體共用設計，涵蓋矽設計過程的過去、現在和未來、中斷以及最新技術趨勢。