投射器高級合成和驗證

Catapult 擁有最廣泛的 C ++ 和基於系統 C 的高級合成（HLS）的硬件設計解決方案產品組合。Catapult 的物理感知多重 VT 模式，具有低功率估算和最佳化，以及一系列領先的驗證解決方案使 Catapult HLS 不僅僅僅是「C 到 RTL」。

投射器 High-Level Synthesis Solutions

Catapult 高階合成解決方案提供 C++ 和 SystemC 語言支援、FPGA 和 ASIC 獨立性、ASIC 功率估算和最佳化，以及最新的物理感知多重 VT 區域和效能最佳化，以提升您的設計。

全面的 HLS 流程採用 C ++ 或 systemC 作為設計輸入，並最佳定位針對頻率和目標技術調整的 ASIC，eFPGA 或 FPGA 實現。

在初期設計空間探索、功率估算和針對低功率 ASIC RTL 的最佳化方面，Catapult 產生了高效率 RTL，並通過我們的最佳化 PowerPro 引擎蓋下的技術。

Catapult AI 增強了 HLS，以加速設計探索、量化分析和效能、功率和面積預測。

使

用 Catapult HLV 平台使用已知且值得信賴的方法加快您的高級驗證 (HLV) 流程。利用高級設計檢查、程式碼/功能覆蓋以及靜態加正式方法，將您的整體 SoC 驗證處理時間和成本降低高達 80%。

HLS 感知程式碼涵蓋範圍，包括對陳述式、分支、條件、運算式 (FEC) 和陣列存取覆蓋範圍，以及系統 Verilog 啟發的功能覆蓋範圍，並支援封面群組、覆蓋點、儲存區和交叉。

在 HLS 程序的早期正式找到錯誤、不明確性和問題設計問題或使用者限制錯誤。即使在時間和介面上有差異，Catapult Formal 也可以實現驗證和覆蓋關閉流程。

使用 SLEC 檢查 RTL 與高級模型的正確性。能夠證明規格和實現是相同的，儘管語言、時間或抽象方式有差異。

透過 Questa HL-SYC 擴充功能進行高階設計驗證，藉由在流程中提早開始驗證，有助於在合成前消除問題。