隨著半導體設計變得越來越先進,SoC 複雜性的增加,驗證瓶頸可能會延遲排程並降低矽質量。Calibre 的第二代 Verilog 到 LV (V2LVS) 引入了模組化的並行架構,可大幅加速網路清單轉換、降低記憶體使用率高達 92%,並提供增強的除錯洞察。新的報告、電源/地面網路處理以及使用者體驗改進,確保可靠、可擴充的版面配置與線路圖簽署。本文探討全新 V2LVS 中的架構創新和使用者驅動的進步,重點介紹真正的客戶優勢、提高效率,以及數位設計驗證未來能力的藍圖。

Calibre Circuit Verification 套件包括配置與線路圖 (LVS)、可靠性驗證和寄生提取。這些工具可提供簽署品質結果,並整合到西門子 EDA 和第三方產品,以進行電路模擬和其他下游要求。

我們的電路驗證工具套件可準確有效地解決當今 IC 設計中的功能良率挑戰。Calibre NMLVS 工具透過精確的裝置參數來確保精確的電路行為,而寄生提取工具可提供所有設計樣式所需的準確和高效能萃取。可靠性驗證補充了此工具套件。
Calibre 電路驗證可提供快速、高效的佈局與線路圖和寄生提取解決方案,確保電路在製造時成功。設計人員依賴 Calibre 預測的準確度來實現矽性能和可靠性,以取得首次產品成功。
隨著半導體設計變得越來越先進,SoC 複雜性的增加,驗證瓶頸可能會延遲排程並降低矽質量。Calibre 的第二代 Verilog 到 LV (V2LVS) 引入了模組化的並行架構,可大幅加速網路清單轉換、降低記憶體使用率高達 92%,並提供增強的除錯洞察。新的報告、電源/地面網路處理以及使用者體驗改進,確保可靠、可擴充的版面配置與線路圖簽署。本文探討全新 V2LVS 中的架構創新和使用者驅動的進步,重點介紹真正的客戶優勢、提高效率,以及數位設計驗證未來能力的藍圖。
