趨勢與技術
數位實施面臨的挑戰
管理設計複雜性、效能/功率/區域目標，以及上市時間是現代 SoC 設計中的關鍵挑戰。設計規則複雜度和會議時間使設計完成比以往更具挑戰性，並且需要在地點和路線方面改變範例。
達成剛果關閉
廣泛使用多種圖案技術、EUV 平版和混合高度單元格，使放置和佈線變得複雜。為了有效實現 DRC 封閉，需要對位置和路線技術進行基本改變。
提供具競爭力的 PPA
市場希望具有最低功耗和最高性能的 IC。突破性的優化技術可以將電源降到最低，同時實現時間和面積目標並控制開發成本。
縮短關閉時間
由於線路/通路阻力的增加，準確的路線後計時估算比以往任何時候都難以置信。透過在流程中提早提取詳細路由可見度，避免迭代、改善 PPA 並縮短關閉時間。
地點與路線正在震動數字 IC 設計
PowerFirst 實作技術
降低功率敏感應用的總功耗
以細節路線為中心的合成
實現快速設計封閉並解決先進節點高線/通過電阻率挑戰
領先的鑄造廠認證
通過 4 nm 領先的鑄造廠認證，並在 3 nm 認證上快速升級
