HyperLynx 对双倍数据速率 (DDR) 接口执行集成信号完整性和时序分析，验证信号质量、偏差和时序要求。自动布局提取、3D 电磁建模和高级仿真技术支持功耗感知分析和 DDR5 应用程序。
DDR 接口包含多组信号，每组都有独特的信号质量要求。它们在需要满足的信号组之间也具有相对的时间关系。需要分析所有组中的所有信号，以确保设计按预期运行。在此处显示的图像中，有超过 64 个信号，包括时钟、命令/地址、数据、数据频闪和状态。任何单一信号的信号质量或定时问题都有可能导致整个接口无法运行。
幸运的是，DDR 接口与记录接口要求的 JEDEC 规范相关——但仅限于接口的 DRAM 端。JEDEC 未指定控制器 I/O 信号或时序要求，因此不同的控制器将具有独特的行为，在分析过程中必须考虑这些行为。例如，控制器可能会在接口、字节、半字节或单个位的基础上执行校正，或者根本不执行校正。
确保接口正常工作需要确保满足所有信号和组间关系（包括控制器特定的行为）的信号质量和定时要求。这需要对所有信号进行仿真并对波形数据进行后处理，以提取眼睛测量结果并互连飞行时间，以便在计时计算中使用。对完整的 DDR 接口进行这种分析很困难，因为涉及数十个信号。理想情况下，由于所涉及的分析步骤复杂且数量众多，这种分析应该是完全自动化的。
HyperLynx 通过将自动布局拓扑提取与先进的 DDR 协议感知仿真、全面的波形后处理和报告生成相结合，实现全接口 DDR 布局后验证的全自动化。
HyperLynx DDR 验证提供多个级别的布局建模精度，允许您开启/关闭不同的物理现象，以确定它们对整体系统性能的个别影响。自动分析流程与 HyperLynx Advanced Solvers 完全集成，可对非理想的返回路径、回流均衡和同步开关噪声 (SSN) 的影响进行精确建模。最重要的是，布局建模是全自动的——只需指定感兴趣的信号、将信号视为侵略者的标准——剩下的就由HyperLynx完成。
HyperLynx DDR 布局后验证根据选定的 DRAM 技术和控制器特性执行协议特定分析，生成详细的 HTML 报告，告诉您哪些通过、哪些失败以及失败了多少。
一旦定义了合适的布线策略，就可以以图形方式捕捉约束条件并自动将其驱动到布局中。
随着 DDR 速度的提高，电压和时序裕度持续下降，因此必须在布局开始之前通过仿真对设计空间进行彻底研究。大多数 DDR 分析方法几乎只关注布局前分析，即分析少量信号以表示完整接口的性能。
在布局前分析期间，对设计进行建模至关重要，因为设计实际上是建造的，而不是无法实际布局或制造的理想主义表现形式。HyperLynx 与 Z-Zero 的 Z-Planner (TM) 软件紧密集成，可确保设计堆叠和跟踪特性呈现物理现实，可由特定的晶圆厂供应商实现。
布局前分析是一个交互式过程，设计人员可以在其中创建提议的布局拓扑、运行分析、查看结果并进行迭代。分析过程必须报告设计的电压和时序裕量，因为它们实际上是在系统环境中测量的。HyperLynx 预布局分析由 LineSim 原理图编辑器驱动，它允许设计人员探索布线顺序、端接、布线层、通孔几何形状和走线长度/几何形状/间距对其设计性能的影响。
布局前分析定义了一组布局指南，如果布局前的探索是全面的，布局规则得到完全遵守，那么这些指导方针应该可以使系统正常运行。布局后验证会分析设计的实际布局行为，以发现指导方针未正确遵循或根本不够全面的情况。
两种分析形式都很重要。预布局探索有助于优化布局工作并避免过多的返工。布局后验证有助于确保设计为原型验证做好准备，并且不包含可能导致其在实验室中失败的问题，在实验室中，调试、更新和重新制作既耗时又昂贵。
布局前勘探确定了对设计将如何运作以及营业利润率的预期。布局后的验证需要执行与布局前探索相同的分析过程和报告结果，因此可以很容易地比较这两组结果。理想情况下，由于分析过程的复杂性和步骤的数量，分析过程应完全自动化。这正是 HyperLynx DDR 分析的作用——使用相同的自动分析流程，以相同的格式报告相同的结果——因此可以快速发现和解决布局期间出现的任何问题。
HyperLynx DDR 分析会生成一份综合报告，其中列出了所分析的信号，并显示了哪些信号通过了、失败了哪些以及失败了多少。
结果以超链接的 HTML 格式显示，由选项卡组织，其中包括数据读取、数据写入、地址/命令、差分信号、DQ/DQS 偏斜和眼图图。单独的摘要选项卡将总体报告汇总到主结果表中。报告的每个选项卡都显示了 JEDEC 参数和控制器特定参数的要求值和测量值，以及允许用户在交互式波形查看器中查看测量细节的超链接。结果是可筛选和排序的，使设计人员能够快速确定最小/最大值并隔离问题区域。
单独的交互式眼图查看器以表格形式显示报告的主要结果，允许设计人员通过在表格中选择信号行来绘制眼图。该表是可筛选和排序的，类似于 HTML 报告。可以显示相应的、特定于协议的眼罩，以显示信号的电压和时序裕度。
全接口 DDR 分析是一个复杂的、特定于协议和设备的过程。确切的分析过程、波形测量和时序计算因所使用的 DRAM 技术和控制器而异。HyperLynx了解DDR-2,3,4,5和LPDDR-2,3,4,5技术（包括缓冲（注册）DDR5存储器的协议要求。HyperLynx 结合使用时序模型和分析向导设置选项来建立控制器的功能以及如何配置分析。通过分析向导指定的控制器功能包括 1T/2T 地址时序、读写平衡、动态终止设置、DQ/DQS 校正功能等。
随着数据速率的提高，信号与电力传输网络（PDN）之间的交互变得越来越重要，并且会消耗设计可用营业利润率的很大一部分。对这些效应进行建模需要为组合的信号/电力传输网络建立精确的仿真模型。HyperLynx DDR 分析与 HyperLynx Advanced Solvers 混合求解器无缝集成，以生成这些仿真模型。通过功率感知分析，可以有选择地将非理想信号返回路径、返回路径电流共享和同步开关噪声的影响包括在分析中或排除在分析之外，从而可以量化其对运行裕量的影响程度。
由于设备接收器中包含均衡电路，DDR5 存储器代表了 DDR 建模和仿真领域的全新篇章。这需要新一代的DDR5（IBIS-AMI）仿真模型和仿真技术。此外，DDR5要求以1e-16的概率计算眼边距，这在传统的DDR模拟技术中是不可能的。HyperLynx 完全支持具有最新功能的 DDR5 IBIS-AMI 仿真模型，并支持多种仿真方法，可在仿真速度和精度之间进行不同的权衡。HyperLynx还允许将IBIS-AMI模型与具有不同上升/下降阻抗和边缘速率的单端模拟驱动器一起使用——这并不是IBIS-AMI规范本身的组成部分。
HyperLynx 的 DDR5 高级分析支持同步建模上升/下降不对称性，并计算低至 1e-16 的结果，符合 DDR5 规范中最严格的要求。