HyperLynx 是一款完整的信号完整性 (SI) 解决方案，用于高速数字版图前探索和布局后验证。可以分析双数据速率 (DDR) 接口、高速串行通道和通用信号，以了解信号质量要求和运营裕量。
信号完整性是对高速数字信号开关行为的模拟分析。决定信号是否 “高速”，出于信号完整性考虑，应考虑的不是数据速率；而是输出驱动器的边缘速率。一旦信号的电气长度（延迟）超过驱动器上升时间的四分之一，如果不谨慎管理阻抗，信号就会出现反射和振铃问题。这是信号完整性变得重要的阈值。低数据速率的信号仍然会出现振铃和反射问题，因为信号完整性与边缘速率有关，而不是数据速率。
在这种背景下，信号数据速率继续急剧增加，边缘速率下降以跟上。同时，印刷电路板（PCB）并没有变小，因此信号完整性问题正变得无处不在。250ps是现代设备的典型输出边缘速率；此时，出于信号完整性的考虑，应考虑长度超过0.375英寸的走线。在现代设计中，考虑信号完整性的需求普遍存在。
为了使设计人员的任务易于管理，许多组件接口都基于标准，这些标准定义了信号的连接方式及其电气特性。DDR 内存和以太网等串行链路协议就是很好的例子。如果信号轨迹符合这些规格并且组件达到或超过规格，则接口 应该 工作。也就是说，许多接口标准都规定了阻抗、损耗、串扰、偏斜和开眼等电气特性，这些特性需要详细的建模和仿真才能预测。HyperLynx SI 是解决这些问题的理想方案。
HyperLynx 提供一整套信号完整性工具，可简化和自动化信号完整性分析。这使系统设计人员更容易进行复杂的分析，这反过来又有助于简化您的设计过程并减少专业 SI 专家的工作量。
HyperLynx 为 DDR3-5 和 LPDDR3-5 存储器提供完整的接口级分析，模拟和分析信号质量和组间时序要求。了解固态技术协会 (JEDEC) 标准的每个版本，相应地更改分析流程和分析指标。作为分析的一部分，HyperLynx 对控制器特定的信号完整性和定时行为进行建模。
HyperLynx 的渐进式验证方法分析串行链路互连是否符合标准，然后使用 IBIS-AMI 模型进行设备特定分析。HyperLynx 支持 250 多种协议和变体，包括以太网、光纤通道、HDMI、JESD、MIPI-D、OIF-CEI、PCIE 和 USB。相比传统的分析流程，合规性分析可以更早、更容易地发现问题。
HyperLynx 提供经典的信号完整性分析，通过考虑拓扑、驱动阻抗和压摆率、终端、信号间隔和串扰的影响，预测由于阻抗不匹配和由此产生的符号间干扰 (ISI) 导致的信号质量和闭眼。可以单独模拟和研究信号，也可以在批量分析中分析和报告整组信号。
HyperLynx 独特的渐进式验证方法可让您以更少的精力更快地发现问题，从而充分利用宝贵的 SI 专家。了解合规性分析如何允许您在没有供应商仿真模型的情况下进行分析，并探索我们的自动布局后渠道模型提取，这确保了设计中的所有串行通道均可进行分析。
正确建模 PCB 堆栈是获得准确仿真结果的基础。并非所有堆叠都是一样的；必须指定用于制造电路板的确切材料、属性和尺寸，以便仿真结果与实际 PCB 相匹配。从布局设计人员处收到的PCB数据库中，这些信息通常不正确，并且在选择特定的制造商来制造电路板时通常会发生变化。
HyperLynx 堆栈编辑器允许设计人员管理堆叠数据，确保堆叠数据在电路板构建时反映出来。他们可以独立查看和编辑每个层的属性，指定轨迹表面粗糙度，以及制造后轨迹几何形状的变化。HyperLynx 堆叠编辑器可以直接从 Z-Zero Z-Planner 导入堆叠数据，这使设计人员能够从大型材料数据库中选择材料并对不同电路板组装方案的效果进行建模。
对完整的 DDR 接口进行集成 SI 和时序分析，验证信号质量、偏差和时序。自动布局提取、3D 电磁建模和高级仿真技术，用于功率感知和 DDR5 分析。
在系统级别模拟串行通道以确定营业利润率。对高速串行链路执行系统级自动布线后合规性分析和基于 IBIS-AMI 模型的仿真。