当使用全波解算器作为系统级分析的一部分时，完整的互连通常太大，无法使用 3D 解算器进行实际求解。这意味着互连被划分为需要三维解算器的部分（突破区域、过孔和阻塞盖）、可以用轨迹模型准确描述的部分，以及以 S 参数模型表示的部分（通常是连接器和 IC 封装）。这就是所谓的 “切割和缝合” 求解——将互连 “切割” 成各个部分，每个部分分别建模，然后将各部分 “缝合” 在一起，以创建用于系统级分析的端到端信道模型。
由于三维仿真求解区域的大小仅限于关键信号区域及其相应的返回路径，因此切割和缝合方法最大限度地提高了求解效率。在这些区域之外，从计算时间和资源的角度来看，使用跟踪或连接器模型表示信号的效率要高得多。切割和缝合方法面临的挑战是正确管理所有细节——例如，每个 3D 区域都必须足够大，才能确保端口边界处的横向电磁 (TEM) 行为。这意味着该区域将包括信号轨迹的某些部分，并且需要调整建模为传输线的走线长度，以反映三维区域中已经包含的走线部分。该三维区域还需要包括信号的返回路径，因此在创建该区域时还需要考虑接地过孔和足够的缓冲距离。通常，此过程是手工完成的，需要大量的用户专业知识。这极大地限制了可以进行分析的用户数量以及他们可以实际分析的信号数量。
自动创建后期布局渠道模型
HyperLynx 根据所分析协议的要求自动创建布局后的渠道模型。用户只需选择他们想要分析的信号，剩下的就交给 HyperLynx 了：
- 内置的 DRC 引擎用于自动识别需要三维建模的互连部分。
- HyperLynx BoardSIM 为 3D 仿真创建相应的设置并将其发送到全波解算器。
- 全波解算器按照所需的频率对三维区域进行建模，并创建用于 SI 分析的模型。这些模型包括端口元数据，用于指示它们在全信道模型中应如何连接。
- BoardSim 将 3D 仿真器中的模型与轨迹和连接器模型相结合，以创建代表通道的模型。
- 然后，BoardSim运行协议感知型SI模拟（通常是SerDes或DDR分析），以确定系统级别的运营利润率。这会告诉用户哪些信号通过了，哪些信号失败了，失败了多少。
