ReqTracer

在本次网络研讨会中，您将学习如何使用 SystemVerilog 断言 (SVA) 实现并行断言，并更深入地了解它们如何补充您现有的验证方法。

哈里·福斯特重点介绍了威尔逊研究小组2022年功能验证研究的主要发现，并对当今ASIC和FPGA设计与验证的新兴趋势进行了解释和分析。

在本次网络研讨会中，您将了解 UVM 框架和 Questa Verification IP 如何启用

在一天之内创建测试平台，这样团队就可以专注于创建测试和关闭覆盖范围。

在本次网络研讨会中，我们将研究如何通过隐藏信号来创建强大的可重复使用的测试平台，为您的测试编写者提供一个可以立即开始编写测试的代理。

在本次网络研讨会中，您将学习如何创建易于调试和重复使用的测试平台交易和组件类。还显示了 SystemVerilog 代码的其他规则，以防止出现常见错误。

在本次网络研讨会中，您将了解到 SystemVerilog 有许多动态数据和数组类型。您将看到为记分牌、稀疏存储器、哈希数组、测试台等选择哪些选项。

在本次网络研讨会中，学习如何对硬件寄存器进行建模直至位级，或者构建包含不同元素（例如四态逻辑、二态整数、实数和枚举类型）的复杂数据类型。

在本次网络研讨会中，您将学习如何为 UVM 交易创建类，也称为序列项目。你还将看到它们是在测试平台中哪里创建和使用的，以及你应该从哪个类开始。

在本次网络研讨会中，您将学习为 UVM 序列创建类，其中包含一个或多个事务、测试类如何启动序列以及交易如何流入和流出该序列到测试平台的其余部分。

在本次网络研讨会中，您将了解约束求解器结果与您的意图不符时最常见的两个问题：Verilog 表达式评估规则如何应用以及概率对选择解值的影响。

在本次网络研讨会中，你将了解UVM 1800.2与UVM 1.2和1.1d的变化，这样你就可以为接受新标准做好准备。我们将介绍 UVM 1800.2 中的关键新增内容以及新 UVM 食谱中的内容。