高级综合与验证

与传统 RTL 相比，西门子的高级综合 (HLS) 和验证 (HLV) 平台改善了您的 ASIC 和 FPGA 设计和验证流程。除了独特的 HLV 解决方案外，使用 C++ 或 SystemC Catapult 还可以在性能、功率和面积方面提供领先质量的结果。

趋势与技术

RTL 设计和验证过于缓慢且昂贵

RTL 的生产力，尤其是新的和复杂的增值区块的生产力，已经停滞不前。创建能够为无线、5G、AI/ML、汽车或视频/图像处理提供硅优势的新架构所面临的设计和验证挑战，并不能让设计团队的生活变得更轻松。

您的硬件会受到系统性能限制吗？你选择了正确的基本内存架构吗？还是你只是在系统集成期间才发现的？高级综合可加速您的设计空间探索。

为您的设计需求提供性能、功耗和面积的最佳平衡是很困难的。性能太低、功率太大或面积太大，你可能会错过产品周期。利用 HLS 来更好、更快地进行设计。

在 RTL 后期发现漏洞意味着错失机会、芯片竞争力降低、胶带输出延迟和 ECO 难题。Catapult HLS 设计和验证提供一次性正确的 RTL 设计，同时降低了服务器和工具成本。

Catapult 高级综合解决方案提供 C++ 和 SystemC 语言支持、FPGA 和 ASIC 独立性、ASIC 功率估算和优化以及最新的物理感知多 VT 区域和性能优化，以提升您的设计。

一个全面的 HLS 流程，以 C++ 或 SystemC 作为设计输入，针对针对频率和目标技术进行了调整的 ASIC、eFPGA 或 FPGA 实现。

在早期的设计空间探索、功耗估算和低功耗 ASIC RTL 的优化方面，Catapult 会生成高效的 RTL，并使用我们的 PowerPro 技术进行了优化。

Catapult AI 增强了 HLS，可加速设计探索、量化分析和性能、功耗和面积预测。